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Visitor ocean
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Vertex7 Ethernet的IP核使用

您好,我在使用VC707的评估板调试Ethernet接口,使用了vivado中的IP核,按照IP的example去产生激励,一直没有调试成功,可否提供一下相关的Ethernet例程么?

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9 条回复
Xilinx Employee
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回复: Vertex7 Ethernet的IP核使用

一直没有调试成功,具体指的有什么错误?
IP core产生的example design,能仿真成功吗?上板后先做个环回试试看,能起来么?
Visitor ocean
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回复: Vertex7 Ethernet的IP核使用

仿真是成功的,没什么问题。实现时,按照仿真的激励给时钟给数据,配置IP核时,没有配置成功。

如果配置成功,IP核的这个寄存器status_vector[0] bit应该置1!附件传了两张图片图片对比,您看一下!一个是仿真图,一个是ILA抓取的图!

IP核:1G/2.5G Ethernet PCS/PMA or SGMII(16.1)

仿真图.png
ILA抓取.png
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Xilinx Employee
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回复: Vertex7 Ethernet的IP核使用

对端接的是什么?PHY芯片?可以先试下GT的近端环回,看看能不能起来?
ILA再一起抓一下GT的信号看一下,包括GT的TX/RXDATA, TX/RXCHARISK, RXNOTINTABLE, RXDISPERR, TX/RXRESETDONE
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Visitor ocean
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回复: Vertex7 Ethernet的IP核使用

直接用VC707上的phy芯片,88E1111!

我想问一下,Xilinx不提供V7评估板的ethernet接口例程么?  项目有点急

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Xilinx Employee
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回复: Vertex7 Ethernet的IP核使用

通过RJ45连电脑?下面有个别的开发板的以太网接口连电脑的教程,可以参考下是如何做设置的
https://www.xilinx.com/support/documentation/boards_and_kits/kintex-7/kc705-ethernet-pdf-xtp147-14.4.pdf

不过你之前的图里显示status_vector是0810,比较奇怪,似乎没有8B10B解码错误,但是收到的码字却是不合法的,所以才建议抓下GT的数据
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Visitor ocean
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回复: Vertex7 Ethernet的IP核使用

1、VC707有类似的ethernet文档么?

2、我是通过IP核生成的example design,是不能够直接实现的呢!是不是,只需要按照它的仿真激励去给数据和时钟就ok了呢?(外加相应的约束信息)。

3、在IP核没有配置成功之前,TX、RX的数据有意义么?而且RX、TX是差分形式的串行数据接口,不允许被抓取。

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Xilinx Employee
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回复: Vertex7 Ethernet的IP核使用

VC707的没找到。你可以在我们主页直接搜索
www.xilinx.com

Example design可以直接使用的,就用Example的时钟复位逻辑就可以了,配置要连着的,但不需要数据的,不用发数据包也能完成初始化link

抓数据就是为了看为什么link起不来,初始化时候虽然没有数据包的数据,但是有用来建链的控制数据的。抓的不是串行侧,是并行侧的数据
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Visitor ocean
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回复: Vertex7 Ethernet的IP核使用

example design不能直接实现吧? 它时钟都是在tb文件中给的,而且,ip核的配置数据也都是在tb文件中给的?我如何直接使用这个example design呢?

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Xilinx Employee
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回复: Vertex7 Ethernet的IP核使用

Example design直接跑综合实现,应该是可以跑通的,不需要修改。
至于设计的输入,根据客户硬件实际情况自己做修改,比如你说的tb给的时钟激励,应该是外部板上时钟晶振给的吧,并不是设计里的逻辑;其它输入也可以根据自己需要赋值
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