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注册日期: ‎12-28-2018

XDMA传输效率问题

Xilinx团队,你们好 我正在做XDMA的PCIe传输,现在我们已经上板调试,配置为Gen3x8,AXI_ST接口,开发板为KCU105,上位机为Windows7,64位。我遇到一些不可理解的问题,如下

1:我是用官方的软件以及驱动测试,其中有一个是,xdma_test.exe文件,我执行它之后,FPGA端采样数据,发现h2c_0_data_valid,中间有隔断,有规律的隔断如下图所示,每次valid拉高有16个数据,每个数据256位宽,valid一共拉高持续8次,如果实际应用的话会严重影响传输效率啊,我想知道这是什么原因导致的,该如何更改。

为什么valid中间有空格.PNG

2:我在测试xdma_rw.exe时,我输入:xdma_rw.exe h2c_0 write 0x0 -b -f datafile4K.bin -l 4096。但是它没有任何响应,

我想知道这里面输入的偏移值0x0,这个地址对应的是FPGA的哪个地址,我不太清楚,我这个配置是ST接口没有地址概念了啊,这个该怎么去理解呢?

希望得到你们的回复,谢谢

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Xilinx Employee
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回复: XDMA传输效率问题

H2C 的 valid 是HOST 往fpga 发送cpld 的间隔 收到windows 自身的限制。

 

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回复: XDMA传输效率问题

非常感谢,那有没有方法去解决呢?
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Xilinx Employee
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注册日期: ‎08-03-2007

回复: XDMA传输效率问题

你可以试一下example design 看能 达到什么性能

如果差距很大 说明你的设计还有改进空间 比如增加MPS 或者修改接口代码

如果差距不大 那么说明在这个目前的对端的机器和操作系统下 就是只有这个性能

一般 linux 的性能比较好并且有一些现成的测试performance 的 .sh 文件可以跑做参考

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