取消
显示结果 
搜索替代 
您的意思是: 
Highlighted
Explorer
Explorer
248 次查看
注册日期: ‎12-01-2017

zynq 上电时序

Pciozed的核心板+自己做的底板。

12V-->5V-->Pciozed核心板

 +-->5V-->底板

+-->3.3V-->底板

底板上的3.3v好像出来的比核心板上的3.3V快,底板上有上拉电阻接着fpga的io。

这会影响zynq的上电时序么?

之前发现以太网和USB都不行了,然后把底板的3.3V芯片搞掉了,然后就好了。

请各位指点。


---/\/\/\/\/\/\/\---
Always Online
标记 (1)
0 项奖励
2 条回复2
Highlighted
Xilinx Employee
Xilinx Employee
210 次查看
注册日期: ‎06-02-2017

回复: zynq 上电时序

@sdyang 你好,

关于你的问题可以分为两部分,一是ZYNQ本身的上电顺序,二是ZYNQ的IO与外部的芯片的关系

其中你说的情况应该与ZYNQ本身上电顺序无关,ZYNQ的上电顺序要求可以参考DS187文档,有专门的一段介绍,这部分理论上已经由Pciozed核心板电路保证了;

至于第二部分,需要case by case的看了,如果是外部先上电,上下拉电阻拉着FPGA的IO一般对于FPGA的普通IO影响不大。你说以太网和USB,会不会是外部PHY芯片的问题?

-------------------------------------------------------------------------------------------------------------------------------------------
Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful.

Give Kudos to a post which you think is helpful and reply oriented.
--------------------------------------------------------------------------------------------------------------------------------------------
Highlighted
Explorer
Explorer
203 次查看
注册日期: ‎12-01-2017

回复: zynq 上电时序

感谢专家回复。
我详细看了一下picozed的底板设计,其中有一个 PG_MODULE 信号,好像核心的意思是等核心板上电完成后,再使能底板上外设的供电。
外部PHY都是在核心板上的,底板上只是连接器。
我再具体查一下上下板之间还有么有别的耦合。
现在的情况是,我把底板的3.3v给焊掉了,把Picozed核心板上的3.3v引下来了,整个系统就完全正常了。

---/\/\/\/\/\/\/\---
Always Online