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Contributor
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注册日期: ‎10-17-2018

关于ILA的一些疑惑

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在最近的工程调试过程中,我发现在某些工程下面添加ila做调试使用,ila的存在会影响整个工程的时序,导致工程的时序变好或者变差。这是什么问题呢?有没有什么办法可以解决?

谢谢!

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已接受的解答
Xilinx Employee
Xilinx Employee
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注册日期: ‎08-26-2010

回复: 关于ILA的一些疑惑

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Hi owave_hy@163.com

ILA是会对timing有影响,所以一般推荐先close timing然后再加ILA,并且需要考虑适当的宽度/深度,时钟/信号同步,以及free running的时钟。详细建议可以参考ug908的p145:

http://www.xilinx.com/support/documentation/sw_manuals/xilinx2018_2/ug908-vivado-programming-debugging.pdf

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Don't forget to reply, kudo, and accept as solution.
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1 条回复1
Xilinx Employee
Xilinx Employee
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注册日期: ‎08-26-2010

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Hi owave_hy@163.com

ILA是会对timing有影响,所以一般推荐先close timing然后再加ILA,并且需要考虑适当的宽度/深度,时钟/信号同步,以及free running的时钟。详细建议可以参考ug908的p145:

http://www.xilinx.com/support/documentation/sw_manuals/xilinx2018_2/ug908-vivado-programming-debugging.pdf

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