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AXI Chip-to-Chip仿真

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vivado是2018.2 器件是vu440 在使用c2c的时候,总线配置是128 使用aurora 64/66B,然后自动生成example,使用example仿真,IP端口的信号都没有输出,请问这个IP怎么仿真?

c2c.png
c2csim.png
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Hi @huanghaibin 

这个IP生成的example,会自动在simulation的代码中例化对端的IP。比如,你这里IP设置的Master,simulation的代码中会自动加一个slave端,反之亦然。所以仿真的时候,你要通过不同的层级找到你想了解的信号。

另外,AXI C2C一般常用于嵌入式系统中,推荐在block design中进行设计,跟这个IP连接的部分也都是基于AXI接口的IP或自定义IP/module,个人感觉仿真的意义不是很大,可能对了解latency比较有帮助。

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注册日期: ‎05-29-2018
因为你观察的信号不对,这是tb的信号,不是IP核的信号,我还特意生成仿真了一下
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Xilinx Employee
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注册日期: ‎06-02-2017

Hi @huanghaibin 

这个IP生成的example,会自动在simulation的代码中例化对端的IP。比如,你这里IP设置的Master,simulation的代码中会自动加一个slave端,反之亦然。所以仿真的时候,你要通过不同的层级找到你想了解的信号。

另外,AXI C2C一般常用于嵌入式系统中,推荐在block design中进行设计,跟这个IP连接的部分也都是基于AXI接口的IP或自定义IP/module,个人感觉仿真的意义不是很大,可能对了解latency比较有帮助。

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注册日期: ‎11-06-2019
嗯 为啥tb就没信号?这几个信号也是IP的信号啊?我这里的问题是calib_done没有拉高,然后正常的tb打印信息也没有,请问你那有么?就是m和s没有link,不知道咋回事?
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注册日期: ‎11-06-2019
是的,我这边是因为要使用两片FPGA,用AXI链接,主要是想先用仿真了解这个IP的使用!使用Auraro PHY仿真的时间长达1min,我这边的问题是example的calib_done这个信号不能拉高,但是calib_err也没有拉高,tb没有打印仿真信息看。phy的时钟有,pll锁存。看样子这个IP没有工作,不清楚问题出在哪里?使用SelecIO PHY,仿真是可以的,calib_done可以拉高,且tb有打印信息!
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注册日期: ‎11-06-2019
tb信号不也是IP里出来的吗,我这calib_done信号没有拉高 calib_err也没拉高!仿真也没有输出啊
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注册日期: ‎11-06-2019
需要在block_design中将C_simulation置为1,仿真才可以。
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刚刚看到你这个帖子。

我稍微总结一下。

在c2c中仿真需要设定c_simulation =1, 在rtl中设定比较麻烦,而且容易出错。

可以在工程中建立一个bd design,然后添加c2c的ip,在属性窗口找到c_simulation然后修改成1.再生成example design, 这样就不需要手动修改rtl。

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C_simulation在哪里设置?block design怎么生成仿真?

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注册日期: ‎11-06-2019

bd里面,左侧有属性,仔细找一下,右键点击ip,就能直接生成ex

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