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zxhero
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在VCU128同时使用HBM与DDR

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根据文档pg150-ultrascale-memory-ip.pdf以及pg276-axi-hbm.pdf

HBM的参考时钟REF CLK需要来自于同一SLR的GCIO,并且为primary clock

DDR的输入时钟SYS CLK需要来自于同一SLR的GCIO,为differential clock

VCU128板卡中,HBM与DDR均位于SLR0,根据文档ug1302-vcu128-eval-bd.pdf,Clock Generation一节中说明GCIO只有

DDR4 clock 100 MHz

位于SLR0中。

请问在VCU128中同时使用HBM与DDR是否可行?

本人使用VIVADO 2019.1

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1 解答

已接受的解答
kren
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时钟管脚经过IBUFDS差分转单端后 1.通过BUFG连到HBM 2.连DDR IP,IP选no buffer。

 

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kren
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注册日期: ‎08-21-2007

可行的,DDR4的输入时钟从管脚直接进入DDR4 IP。而HBM的时钟可以从管脚通过BUFG/MMCM进入HBM IP.

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zxhero
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注册日期: ‎12-28-2018

 

@kren 

感谢您的回复,可以更具体些吗?

HBM的时钟输入是single-ended,管脚是差分信号,直接将管脚的P端连入BUFG,在连入HBM吗?

DDR的时钟选择差分信号输入吗?

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kren
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注册日期: ‎08-21-2007

时钟管脚经过IBUFDS差分转单端后 1.通过BUFG连到HBM 2.连DDR IP,IP选no buffer。

 

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zxhero
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注册日期: ‎12-28-2018

@kren 

感谢回复,我尝试了一下,两个IP的初始化均是失败的。我只使用了HBM的left

HBM_DDR配置失败.png

时钟的设计如下,我针对DDR的时钟增加了约束

set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_pins -hier -filter {NAME =~ */u_ddr4_infrastructure/gen_mmcme*.u_mmcme_adv_inst/CLKIN1}]

设计4.png

DDR的no buffer应该是指no BUFG吧,DDR的时钟不需要连BUFG吗?请问您的设计里,DDR的MMCM和HBM的PLL分别布局到哪个IO bank中?BUFG被布局到哪个位置?需要增加特殊的约束吗?

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kren
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注册日期: ‎08-21-2007

这个问题和之前的时钟方案没有关系。如果时钟连接有问题,bit文件生成之前就会报错。你有尝试过单独的HBM或者DDR工程可以正常工作吗?

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zxhero
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注册日期: ‎12-28-2018

@kren 

单独使用HBM和DDR都是没问题的

目前的情况是DDR可以使用,HBM会显示config incomplete

 Configuration of the HBM controller has not been completed. Resolution: Please check the clock frequencies being used match the IP settings, and also verify the voltages on the HBM Vcc supplies.

时钟连线方案是

BH51(DIFFINBUF) -> BUFGCE(X0Y56) -> DDR MMCM(X0Y1)

                            -> BUFGCE(X0Y55) -> hbm_onestack_intf

请问如何像您说的,使IBUFDS直接连DDR呢?我发现使用utility buffer时,VIVADO会在IBUFDS后面自动加BUFG。

 

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kren
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注册日期: ‎08-21-2007

告警信息显示的是HBM的时钟频率和IP设置不一致。你检查一下时钟约束。

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dlfc
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Adventurer
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注册日期: ‎05-04-2017

题主你的这个问题解决了吗,能否麻烦告知一下怎么解决的,我现在也是这个一个时钟供两个ip,ddr4一直初始化失败,感谢!

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xifengw
Contributor
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注册日期: ‎04-11-2019

楼主是否成功同时使用DDR和HBM,能否能够一个示例工程

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xifengw
Contributor
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633 次查看
注册日期: ‎04-11-2019

能否提供一个示例接法
我将系统时钟接到CLOCK WIZARD,然后用MMCM产生的时钟给DDR和HBM,DDR no buffer,但是DDR的约束报错。仍然有时钟管脚约束到board上?这个文件是read only的

捕获.PNG
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dlfc
Adventurer
Adventurer
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注册日期: ‎05-04-2017

应该是系统时钟先过ibufds再过bufg,然后出来的时钟分成两路,一路给DDR的no buffer时钟pin,一路给MMCM的no buffer时钟pin,MMCM出来HBM的100Mhz参考时钟,我用u280这么编译生成bit没有问题,但是DDR很容易的就cal failed,后来也不研究了,就放弃了,DDR和HBM使用独立时钟完全没有问题。

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xifengw
Contributor
Contributor
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注册日期: ‎04-11-2019

是不是如果不给DDR系统差分时钟性能不好

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