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Visitor yinjuewei
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1个MIG生成2个DDR3控制器时place报错

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硬件设计时两片DDR3共用了同一Bank。在生成MIG IP时,选择了2个DDR3 Controler,手动选择管脚分配后Verify正确。生成的MIG IP在布线时会提示An unconstrained Phaser instance has been found的错误。对应的Example Design在生成Bit时存在同样的问题。求助!

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Xilinx Employee
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Hi @yinjuewei,

 

Validate只是检查基础的设计规则,比如DQ按Byte划分,DQ/DQS匹配,CLK位置是否满足要求等。

 

7系列中两个MIG不能共用Bank是由内部专用的结构单元(Phaser/IOFIFO)及其控制逻辑决定的。如果自己做Controller支持共用Bank,内部资源无法使用,可能最终实现的性能很不理想。

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Xilinx Employee
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Hi @yinjuewei ,

 

你是用的7系列的FPGA吗?

请参考UG586手册第一章 Design Guidelines部分,尤其是Bank Sharing Among Controllers章节,确定你的Pin Assignment是否满足Guideline的要求。

https://www.xilinx.com/support/documentation/ip_documentation/mig_7series/v4_1/ug586_7Series_MIS.pdf

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Visitor yinjuewei
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Hi lettertu.使用的是K7。附件是我生成的MIG IP对应的Example Design。在生成IP时,两片DDR3的管脚都Validate成功了,并没有抱Bank冲突的错误。Example Design会在Place的时候报告之前提到的错误。需要我自己修改IP约束吗?如果需要的话,该如何修改?谢谢

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Hi @yinjuewei,

 

 7系列的MIG不允许共享Bank的,请参考UG586的说明。

bank_sharing.JPG
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Visitor yinjuewei
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谢谢。有2个疑问。之前认为在MIG IP里面只要管脚Validate过了就是OK的,现在来看Validate过并不代表一定是对的,是吗?如果我想在7系列上共用bank的话,就需要自己来写底层的驱动了,是吧?

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Hi @yinjuewei,

 

Validate只是检查基础的设计规则,比如DQ按Byte划分,DQ/DQS匹配,CLK位置是否满足要求等。

 

7系列中两个MIG不能共用Bank是由内部专用的结构单元(Phaser/IOFIFO)及其控制逻辑决定的。如果自己做Controller支持共用Bank,内部资源无法使用,可能最终实现的性能很不理想。

Visitor yinjuewei
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明白了,多谢!

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