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Adventurer
Adventurer
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注册日期: ‎06-21-2018

DDR CAL FAIL

Hi,ALL

我现在使用的平台是xcku115-flva1517-2-e,烧录bit文件后显示MIG_2 CAL FAIL,Status面板显示“Write Read Sanity Check 0  FAIL”,具体如下图所示。

综合后并没有什么时序违例等错误。请问,这个问题应该怎么去解决?谢谢!

选区_125.jpg

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14 条回复14
Xilinx Employee
Xilinx Employee
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注册日期: ‎08-21-2007

回复: DDR CAL FAIL

可以先尝试用一个MIG IP example design针对硬件板上的DDR测试calibration是否成功。另外,这个问题在多块板上现象是否一致?

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Visitor zhaolei
Visitor
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注册日期: ‎01-22-2019

回复: DDR CAL FAIL

你好,请问这个问题你解决了吗?是硬件问题还是软件问题?我用的QDR遇到相似的问题。。。

1147618663.jpg

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Adventurer
Adventurer
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注册日期: ‎06-21-2018

回复: DDR CAL FAIL

Hi,zhaolei

我还没有解决这个问题。我现在只有一块xcku115的卡, 没有办法对比。

但有2点你可以参考:
(1)如果综合后存在时序违例,目前看到的是都会存在CAL FAIL

(2)综合后如果时序没有违例,也可能出现这个问题。我目前没有更好的办法,因为我有其他问题还需要处理。现在是重新编译一次再烧录。

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Visitor zhaolei
Visitor
1,309 次查看
注册日期: ‎01-22-2019

回复: DDR CAL FAIL

你的是重新编译一次再烧录就能通过吗?我的无论怎么设置编译参数和更改硬件都是这个错误。。

一共焊接了两块,另外一块烧录后根本就不会弹出这个界面,现在也是一点办法也没。。

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Xilinx Employee
Xilinx Employee
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注册日期: ‎03-02-2017

回复: DDR CAL FAIL

请问每次错误,都是write DQ to DK deskew这一步吗?

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Xilinx Employee
Xilinx Employee
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注册日期: ‎03-02-2017

回复: DDR CAL FAIL

(2)综合后如果时序没有违例,也可能出现这个问题。我目前没有更好的办法,因为我有其他问题还需要处理。现在是重新编译一次再烧录。

你这描述,意思是同一个没有时序问题的版本,每次上电概率性的出问题? 还是编译的不同版本,有些有问题,有些没有问题?

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Adventurer
Adventurer
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注册日期: ‎06-21-2018

回复: DDR CAL FAIL

我的意思是:bit文件确定后,如果有CAL FAIL的问题,那么每次都会有问题。重新编译后,产生新的bit文件,如果没有CAL FAIL了,那么每次都是正常的。

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Visitor zhaolei
Visitor
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注册日期: ‎01-22-2019

回复: DDR CAL FAIL

是的,每次都是到这一步错误。

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Xilinx Employee
Xilinx Employee
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注册日期: ‎03-02-2017

回复: DDR CAL FAIL

也就是和编译的版本相关了,应该是一个timing相关的问题,你编译的版本,是包含所有功能的全版本还是只有DDR控制器的小版本?

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Adventurer
Adventurer
1,284 次查看
注册日期: ‎06-21-2018

回复: DDR CAL FAIL

是包含所有功能的全版本。

也考虑过是timin的问题,但STA也没有报关于timing的违例,所以不知道从哪里入手去解决这个问题。

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Xilinx Employee
Xilinx Employee
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注册日期: ‎03-02-2017

回复: DDR CAL FAIL

这一步失败,很大可能和K时钟相关,你有测量过K时钟的信号没有,还有K时钟和D的时序关系?

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Xilinx Employee
Xilinx Employee
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注册日期: ‎03-02-2017

回复: DDR CAL FAIL

可能和你的时序约束相关,最好先用DDR的小版本或者我们提供的example 工程测试一下,如果没有问题,需要排查你的时序约束。

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Visitor zhaolei
Visitor
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注册日期: ‎01-22-2019

回复: DDR CAL FAIL

你好,我用的是官方IP核封装的example工程测试的,每次都是CAL FAIL错误,并且执行到write DQ to DK deskew这一步,请问是什么原因?目前板卡PCB设计的等长是CK和所有DQA数据组等长,和DQB数据组差500mil,(正常CK应该和地址、控制信号一组?)会和这有关系吗?

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Xilinx Employee
Xilinx Employee
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注册日期: ‎08-21-2007

回复: DDR CAL FAIL

建议到板上量一下相关信号。

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