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DDR3/DDR4 debug端口

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请问在pg150文档里看到Debugging一章中提到有DDR_CAL_ERROR,请问这些是端口还是什么?在MIG核选择了Debug Signals for Controller “Enable”之后,并没有看到这几个端口,请问如何使用?同样的还有Cal_warning信号

image.png

另外,在dbg端口中有个dbg_io_address,描述中说是MicroBlaze I/O Address Bus,不太理解它的用处,谢谢!

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Xilinx Employee
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回复: DDR3/DDR4 debug端口

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这个表格描述的是debug寄存器的含义。Debug寄存器的值可以从XSDB中读取。读取方法可以参考pg150 "Memory IP Debug Tcl Usage"章节。

在原帖中查看解决方案

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Xilinx Employee
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回复: DDR3/DDR4 debug端口

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这个表格描述的是debug寄存器的含义。Debug寄存器的值可以从XSDB中读取。读取方法可以参考pg150 "Memory IP Debug Tcl Usage"章节。

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