UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

取消
显示结果 
搜索替代 
您的意思是: 
Adventurer
Adventurer
280 次查看
注册日期: ‎12-23-2018

关于DMA/Bridge Subsystem for PCI Express 的M_AXI_Lite接口无法访问两个AXI_GPIO IP

平台vivado2018.2,我使用了xdma的M_AXI_LITE接口,将其连接到两个AXI_GPIO上,但是我通过PC只能控制GPIO0,无法控制GPIO1,我已经将xdma中的BARS的M_AXI_LITE size设置为8K,GPIO的地址范围都是4k。我想问一下为什么只能控制GPIO0,一旦往GPIO1地址发送数据,PC进程发生段错误。

2019-11-15 18-54-34屏幕截图.png
2019-11-15 18-54-21屏幕截图.png
2019-11-15 18-53-59屏幕截图.png
0 项奖励
2 条回复2
Xilinx Employee
Xilinx Employee
209 次查看
注册日期: ‎08-08-2007

回复: 关于DMA/Bridge Subsystem for PCI Express 的M_AXI_Lite接口无法访问两个AXI_GPIO IP

hi @liujiefei 

 

软件那边地址对吗?

 

可以抓一下ila看看,axi lite那个口。

 

gpio0和1的axi也一块抓一下看看。

 

谢谢

Boris

------------------------------------------------------------------------------
Don't forget to reply, give kudo and accept as solution
------------------------------------------------------------------------------
0 项奖励
Adventurer
Adventurer
160 次查看
注册日期: ‎12-23-2018

回复: 关于DMA/Bridge Subsystem for PCI Express 的M_AXI_Lite接口无法访问两个AXI_GPIO IP

我已经找到问题了,是PC端软件的地址范围设置错误引起的

0 项奖励