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Observer johnsin525
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注册日期: ‎07-10-2018

关于Zynq上MIG使用的时钟域问题

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我正尝试在Zynq中加入MIG来向SDSoC暴露PL端DDR,目前使用ZCU102做评估,现在在时钟域方面有以下几个问题:

  1. PS上如HP、HPC、HPM等AXI接口,对应的aclk是否可以不使用从PS产生的时钟(e.g. MIG产生的时钟)?
  2. 若1.不可行,通过AXI Clock Converter将MIG的端口转入PS的时钟域后暴露给SDSoC是否可行?(Vivado中block design的validation报错为PS时钟与MIG时钟频率不同) 相应端口在制作SDSoC的platform时应当设为MIG还是AXI接口?
  3. MIG的AXI从端口使用的是哪个时钟?

希望得到解答,谢谢!

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Xilinx Employee
Xilinx Employee
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注册日期: ‎06-02-2017

回复: 关于Zynq上MIG使用的时钟域问题

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Hi @johnsin525 

1,可以的

2,不知道你目前的系统框架搭建成什么样?MIG的AXI通过AXI Interconnect与其他AXI端口连接,对应的端口连接至各自的时钟域,AXI Interconnect本身也可以完成时钟域的隔离。

建议你分享一下你的block design,方便分析问题。

3,MIG AXI 的clock是本IP上输出的c0_ddr4_ui_clk

在原帖中查看解决方案

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Xilinx Employee
Xilinx Employee
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注册日期: ‎06-02-2017

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Hi @johnsin525 

1,可以的

2,不知道你目前的系统框架搭建成什么样?MIG的AXI通过AXI Interconnect与其他AXI端口连接,对应的端口连接至各自的时钟域,AXI Interconnect本身也可以完成时钟域的隔离。

建议你分享一下你的block design,方便分析问题。

3,MIG AXI 的clock是本IP上输出的c0_ddr4_ui_clk

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Observer johnsin525
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注册日期: ‎07-10-2018

回复: 关于Zynq上MIG使用的时钟域问题

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现使用MIG产生的100MHz时钟驱动PS上AXI_HP端口,使用SDK做C bare metal 的memory test已正常通过,非常感谢!

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