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Observer guodong_zl
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在bd中例化block memory generator时,为啥不能选择存储深度呢

我用的是vivado2018.2.2,在建立bd文件后,例化block memory generator时,为啥数据深度为2048,而地址总线却是32位呢?

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8 条回复
Moderator
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回复: 在bd中例化block memory generator时,为啥不能选择存储深度呢

Hi, @guodong_zl

 

可以贴出Vivado中IP配置界面的截图以及相应产生的HDL文件吗?

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Xilinx Employee
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回复: 在bd中例化block memory generator时,为啥不能选择存储深度呢

Hi @guodong_zl,

在block design中,BRAM一般配合AXI BRAM Controller来使用。

存储深度在Address Editor里面直接选择。

位宽根据AXI BRAM Controller里面的设定自动调整的。

参考下面两图。

bram_depth.JPG
axi_bram_config.JPG
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Observer guodong_zl
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回复: 在bd中例化block memory generator时,为啥不能选择存储深度呢

话是那么说,可我的地址设为8k,为啥添加的bram的访问地址依然是32位,编译时还提示我位数不一致问题。

微信图片_20181109153131.png

还有wea为啥是4bit,有什么说法吗?

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Xilinx Employee
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回复: 在bd中例化block memory generator时,为啥不能选择存储深度呢

Hi @guodong_zl ,

BRAM的WEA是按Byte使能的,位宽为32,WEA即为32/8=4bit。

BRAM地址显示问题,实际有效地址宽度只和你设置的容量有关。

你的Port A没有连接到AXI BRAM Controller上,具体编译提示位宽不一致的问题,还要根据你的设计来分析。

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Xilinx Employee
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回复: 在bd中例化block memory generator时,为啥不能选择存储深度呢

你貌似不是直接把PORT连上,而是点开后单独连接里面每根线?这样工具可能不知道如何自适应吧?你改下试试看。

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Observer guodong_zl
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回复: 在bd中例化block memory generator时,为啥不能选择存储深度呢

我是在pl中采集ad数据,通过port a写双端口ram中,然后通过axi总线通过port b读数到ps中处理,porta中的数据总线和控制信号连在我自己的ip内。这样有问题吗?

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Observer guodong_zl
Observer

回复: 在bd中例化block memory generator时,为啥不能选择存储深度呢

手动连接有问题吗?与自动有什么区别?

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Xilinx Employee
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回复: 在bd中例化block memory generator时,为啥不能选择存储深度呢

@guodong_zl

试过直接以PORT的方式来连接吗,结果如何?

不以总线方式来连接的话,工具无法帮你做位宽自适应吧。

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