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Visitor femtomes_z
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注册日期: ‎09-25-2018

JTAG连接问题

各位,目前在使用ZYNQ7Z020 (CLG400), 希望通过JTAG方式来烧写FLASH。在用Vivado(2016.4)调试时,可以通过JTAG连接并通过XADC监测系统状态,但通过SDK(2016.4)对FLASH进行烧写时提示找不到JTAG Cable。不知道有没有人碰到过这种情况?应该如何去解决呢?感谢!

JTAG.png
Vivado.png
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Xilinx Employee
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回复: JTAG连接问题

在Vivado的JTAG链里,也没有看到PS(ARM),只看到PL部分。所以你的问题是JTAG链没有PS,只有PL。
你可以看看这个帖子,试试里面的一些调试建议。
https://forums.xilinx.com/t5/%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%A1%AC%E4%BB%B6%E5%BC%80%E5%8F%91-MPSoC-Zynq-7000/ZYNQ-%E6%97%A0%E6%B3%95%E6%89%AB%E5%88%B0ARM/td-p/887041
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Visitor femtomes_z
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注册日期: ‎09-25-2018

回复: JTAG连接问题

感谢!我去试试看

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Visitor femtomes_z
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回复: JTAG连接问题

查了一下,VCCAUX要比VCCO滞后2ms左右,但其它的板上时序一样,并没有碰到这个问题。

看了PS_POR_B的时序。尝试用手动的方式在通过JTAG启动时将PS_POR_B一直拉低,依然找不到PS部分。

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Xilinx Employee
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注册日期: ‎04-15-2011

回复: JTAG连接问题

VCCAUX滞后比较多,已经不满足datasheet的要求了。
有几块板子有这个问题?SRST怎么连接的?
看看POR_B与PL的上电时序要求,是否满足DS187 Figure1的要求,如果落在那个区域,有efuse被烧的风险。如果efuse被烧,也有可能出现这个情况,但这种情况比较极端。
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Visitor femtomes_z
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注册日期: ‎09-25-2018

回复: JTAG连接问题

感谢回复。

目前只有1块有这个问题。

SRST是通过VCCAUX上拉的。

我自己试着在JTAG启动的时候,把POR_B手动拉低,等待几秒之后再放开。

我已经把板上的电源拆了,尝试用独立供电来保证时序正确,但依然找不到PS部分。

原设计是VCCINT-VCCAUX,然后通过VCCAUX控制VCCO。但由于设计原因,导致VCCO在VCCAUX没有到预定值的时候就启动了VCCO,导致时序紊乱。

您提到的efuse问题,原设计有可能会烧掉efuse,那么有没有办法来确认这个事情呢?

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Visitor wy081300
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注册日期: ‎10-10-2018

回复: JTAG连接问题

在sw16模块将开关置为00010

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