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Observer keep
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注册日期: ‎09-21-2018

Vivado工程生成bitstream出错

    我这有一个用vivado2015.4建立的工程,我想把它移植到2018.2版本下。

    首先通过source TCL 文件,在2015.4版本下恢复了工程,并且编译通过,可以生成比特流;

    然后用2018.2版本的vivado打开该工程,完成对IP的upgrade,添加IP路径和xdc文件;

    尝试生成比特流文件,出现报错,信息如下:

1.JPG

似乎是与xdc文件有关。贴出xdc中相关的几行

163  set_property MARK_DEBUG true [get_nets design_1_i/axi_master_ip_v1_0_0/inst/axi_master_ip_v1_0_M00_AXI_inst/m00_axi_wready]
164  set_property MARK_DEBUG true [get_nets design_1_i/axi_master_ip_v1_0_0/inst/axi_master_ip_v1_0_M00_AXI_inst/m00_axi_awvalid]
165  set_property MARK_DEBUG true [get_nets design_1_i/axi_master_ip_v1_0_0/inst/axi_master_ip_v1_0_M00_AXI_inst/m00_axi_awready]
166  set_property MARK_DEBUG true [get_nets design_1_i/axi_master_ip_v1_0_0/inst/axi_master_ip_v1_0_M00_AXI_inst/m00_axi_wvalid]
167  set_property MARK_DEBUG true [get_nets design_1_i/axi_master_ip_v1_0_0/inst/axi_master_ip_v1_0_M00_AXI_inst/wnext]
168  set_property MARK_DEBUG true [get_nets design_1_i/axi_master_ip_v1_0_0/inst/axi_master_ip_v1_0_M00_AXI_inst/m00_axi_wlast]
214  connect_debug_port u_ila_0/probe8 [get_nets [list design_1_i/axi_master_ip_v1_0_0/inst/axi_master_ip_v1_0_M00_AXI_inst/m00_axi_awready]]
215  create_debug_port u_ila_0 probe
216  set_property PROBE_TYPE DATA_AND_TRIGGER [get_debug_ports u_ila_0/probe9]
217  set_property port_width 1 [get_debug_ports u_ila_0/probe9]
218  connect_debug_port u_ila_0/probe9 [get_nets [list design_1_i/axi_master_ip_v1_0_0/inst/axi_master_ip_v1_0_M00_AXI_inst/m00_axi_awvalid]]
219  create_debug_port u_ila_0 probe
220  set_property PROBE_TYPE DATA_AND_TRIGGER [get_debug_ports u_ila_0/probe10]
221  set_property port_width 1 [get_debug_ports u_ila_0/probe10]
222  connect_debug_port u_ila_0/probe10 [get_nets [list design_1_i/axi_master_ip_v1_0_0/inst/axi_master_ip_v1_0_M00_AXI_inst/m00_axi_wlast]]
223  create_debug_port u_ila_0 probe
224  set_property PROBE_TYPE DATA_AND_TRIGGER [get_debug_ports u_ila_0/probe11]
225  set_property port_width 1 [get_debug_ports u_ila_0/probe11]
226  connect_debug_port u_ila_0/probe11 [get_nets [list design_1_i/axi_master_ip_v1_0_0/inst/axi_master_ip_v1_0_M00_AXI_inst/m00_axi_wready]]
227  create_debug_port u_ila_0 probe
228  set_property PROBE_TYPE DATA_AND_TRIGGER [get_debug_ports u_ila_0/probe12]
229  set_property port_width 1 [get_debug_ports u_ila_0/probe12]
230  connect_debug_port u_ila_0/probe12 [get_nets [list design_1_i/axi_master_ip_v1_0_0/inst/axi_master_ip_v1_0_M00_AXI_inst/m00_axi_wvalid]]

有知道解决方法的,还请不吝赐教。

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3 条回复3
Xilinx Employee
Xilinx Employee
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注册日期: ‎09-14-2018

回复: Vivado工程生成bitstream出错

hi @keep 

是否有尝试过删除掉XDC中mark debug相关的,然后重新setup debug?

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Observer keep
Observer
453 次查看
注册日期: ‎09-21-2018

回复: Vivado工程生成bitstream出错


@chaoz  已写:

hi @keep 

是否有尝试过删除掉XDC中mark debug相关的,然后重新setup debug?


感谢回复。

这个并没有尝试过,能否详细说一下如何setup debug?

谢谢

0 项奖励
Xilinx Employee
Xilinx Employee
430 次查看
注册日期: ‎09-14-2018

回复: Vivado工程生成bitstream出错

@keep 

setup debug 请参考ug936-vivado-tutorial-programming-debugging.pdf 中Lab 1.

如果暂时不需要debug功能,只是验证这个报错的话,把XDC中debug core相关的都删掉,整个工程重新regenerate看看。

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