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Adventurer
Adventurer
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注册日期: ‎12-22-2008

错误的ODT, CSn, Clock Width(MPMC的一个bug)

我现在软件版本是14.6,我用Virtex 5(xc5vsx50t)来做DDR2 SDRAM(MT47H32M16)的控制。当用ISE Design Tools中CORE Generator的MIG可以正确生成DDR2的控制核。我实际测试可以跑到最高频266M。

 

因为我整个设计在EDK中,所以接着我就用XPS中的MPMC来生成嵌入式环境下的DDR2控制核。因为要像MIG中一样,选择使用的bank,我用了MPMC中集成的MIG GUI Flow。生成核之后检查UCF发现了问题:管脚分配和之前不同。原因在于多了几根address/controller信号线:

 

ddr2 odt[1], ddr2_ck[1], ddr2_ck_n[1], ddr2_cs_n[1]

 

当使用MT47H32M16时,是不需要这几根线的,之前用单独的MIG生成时也没有这几根线。因为这款芯片的 "ODT Width", "CSn width", "Clock Width"应该是1.我确认我在生成核的过程中,芯片型号, "ODT Width", "CSn width", "Clock Width"等参数都设置正确。而且奇怪的是,在XPS的Ports界面下,这些信号的宽度正确为1,而且在这个控制核的MPD的"C_MEM_ODT_WIDTH = 1"。但是现在UCF和我实际的分配的不同,当然我可以手动去掉这几根线,但我不确认这样手动修改控制核中是不是还有别的问题。想请问下这个问题如何解决。谢谢。

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Visitor jiangwenj02
Visitor
4,650 次查看
注册日期: ‎06-29-2015

回复: 错误的ODT, CSn, Clock Width(MPMC的一个bug)

同问啊~还有如何生成相应的ucf文件~

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