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注册日期: ‎05-08-2018

zynq-7000如何只复位PS,PL不复位

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您好!

请问如何在zynq-7000中只复位PS的CPU,逻辑PL端不会被复位。

我在ug585中看到只复位CPU需要用CPU watchdog timer,且slcr.RD_AWDT_CTRL{1,0}=1

reset effect.png

但是我尝试在SDK中编写程序将这个寄存器设为1时,不能成功。操作的地址如下:

register.png

请问是我的方法不对吗?或者对于只复位CPU有什么例程可以参考?

谢谢!

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1 解答

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Xilinx Employee
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注册日期: ‎06-19-2019

这个设计会相对比较复杂。

如之前longly所说,有一个解决方案,但是是不对外公开的,你需要联系FAE。

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Xilinx Employee
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注册日期: ‎04-15-2011

@maxcheng 

只复位PS,不复位PL,这个过程比较复杂。

Xilinx有一个Zynq PS restart mechanism (ZPSRM) solution,但不是公开的,请联系你对应的器件分销商的FAE获取相关资料和支持。

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Xilinx Employee
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注册日期: ‎06-19-2019

当PS端复位的时候,axi总线的复位也会被拉下来,如果你PL端的逻辑中有使用到这个信号,那么也会产生相应的复位。

你提到的只复位PS,是指不重新加载BIT文件,还是完全隔离,连复位信号都不受到影响?

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注册日期: ‎05-08-2018

PS和PL完全隔离,复位PS时PL不会受到影响。

PL侧的时钟和复位都是PS提供的。请问可以在复位PS时不影响这个时钟和复位吗?

谢谢!

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Xilinx Employee
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注册日期: ‎06-19-2019

这个设计会相对比较复杂。

如之前longly所说,有一个解决方案,但是是不对外公开的,你需要联系FAE。

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注册日期: ‎05-08-2018

您好,我们已拿到这个例程,开发板上是可以实现只复位PS,但是客户的系统是不带DDR的,程序运行在L2 Cache中。在复位之后,fsbl运行正常,在跳转至app时,程序卡死。

请问这可能是什么原因导致的?在无DDR的情况下有什么需要注意的地方?谢谢!

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Newbie
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注册日期: ‎08-01-2020

您好!你这个只复位CPU的官方例程能给我发一份吗?最近我遇到相同的问题,非常感谢!

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