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huangcheng
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注册日期: ‎03-10-2021

DDR3颗粒资源优化问题

1.当前项目背景

我们在A7系列的FPGA芯片上搭建了一个CPU软核,其内部结构如下所示:

microblaze_top.png

该结构中的主数据链路为,外部模块接入进来的1AXI总线(总线1),microblaze输出的2AXI总线(总线23),3条总线上的数据位宽均为64bit,它们被接入AXI crossbar进行优先级的仲裁,且总线1优先级最高为15,总线23优先级最低为0,三种总线经过仲裁后接入MIG IPcore,该IPcore用户侧为AXI总线类型的用户接口,数据宽度为64bit,物理侧的DDR接口数据宽度为16bit。

与此同时,在FPGA逻辑测,主数据链路为四个图像数据的读写请求方需要去访问另外一片DDR,我们设计了一个仲裁模块进行四种操作的仲裁,并于当次仲裁后选出一个请求方将其接入MIG IPcore,该IPcore用户侧为app类型的接口,数据宽度为256bit,其物理侧的DDR接口的数据宽度为32bit

2.优化需求

1.现在我们有两块DDR3芯片(一块接口上的数据宽度为32bit,另一块接口上的数据宽度为16bit),为了降低FPGA工作时的功耗,现打算砍掉一块数据宽度为16bit的DDR3芯片,将CPU中的数据与图像数据统一送入同1片DDR(数据接口宽度为32bit)内缓存。

2.优化过程中需保证图像数据链路上的带宽不被降低。

大家能否给我提供一个较好的优化方案?谢谢

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terryn
Xilinx Employee
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注册日期: ‎06-19-2019

从你的设计上来看,BD应该没有什么多的变动,因为去掉一个DDR3也只是重新修改了MIG的配置而已。

还是要从你软件层来控制,可以考虑能否先把数据合并后再传输,尽量减少传输次数,增加连续写入的数据量。

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