PL侧通过AXI FULL接口读写PS侧DDR一段时间后发生时序异常

[rua]

通过外部PL模块的AXI FULL mater向PS侧DDR中写入数据，正常时序下BVALID在接收到一次传输的WLAST后拉高，写相应完成该次传输，但通过ila核实测，在进行十万次以上写入后，BVALID时序发生异常，导致PS侧DDR写入数据发生错误，请问是什么原因？如何排查ZYNQ核IP内部的时序错误？

[terryn]

PL侧的IP的话，你可以看一下能否在source中看到源码。

问题原因的话，可能还是要根据你实际情况来找了，目前我看了一下已知问题中好像没有axi_full接口方面的问题。

[Love24]

按理说bvalid拉高条件只有一个，那就是wlast拉高，你这个wlast时序不太符合常规，最好造一个脉冲信号，与你最后一拍的wvalid&wready对齐。同时简单起见，可以把master端的bready写死成1。