取消
显示结果 
显示  仅  | 搜索替代 
您的意思是: 
Participant
Participant
262 次查看
注册日期: ‎09-09-2019

PL侧通过AXI FULL接口读写PS侧DDR一段时间后发生时序异常

通过外部PL模块的AXI FULL mater向PS侧DDR中写入数据,正常时序下BVALID在接收到一次传输的WLAST后拉高,写相应完成该次传输,但通过ila核实测,在进行十万次以上写入后,BVALID时序发生异常,导致PS侧DDR写入数据发生错误,请问是什么原因?如何排查ZYNQ核IP内部的时序错误?
AXI_FULL.PNG
1.png
2.png
0 项奖励
回复
2 回复数
Xilinx Employee
Xilinx Employee
236 次查看
注册日期: ‎06-19-2019

PL侧的IP的话,你可以看一下能否在source中看到源码。

问题原因的话,可能还是要根据你实际情况来找了,目前我看了一下已知问题中好像没有axi_full接口方面的问题。

------------------------------------------------------------------
Don't forget to reply, kudo, and accept as solution.
如果提供的信息能解决您的问题,请标记为“接受为解决方案”。
如果您认为帖子有帮助,请点击“奖励”。谢谢!
-------------------------------------------------------------------
Participant
Participant
229 次查看
注册日期: ‎10-22-2020

按理说bvalid拉高条件只有一个,那就是wlast拉高,你这个wlast时序不太符合常规,最好造一个脉冲信号,与你最后一拍的wvalid&wready对齐。同时简单起见,可以把master端的bready写死成1。