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Xilinx Spartan6 增加DDR

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我是一名硬件工程师,在设计新方案时使用到了DDR,有一些问题想咨询一下:

(我使用的FPGA芯片为XC6SLX16-FTG256,DDR芯片为MT47H32M16,使用的软件开发环境为ISE14.7)

1、在调整DDR的信号时,数据线是可以组内(0~7,8~15)变动的,请问可以高低字节换么?就是FPGA(D0~D7)对应的是DDR(D8~D15),FPGA(D8~D15)对应的是DDR(D0~D7);

2、在查询关于问题1的资料时,软件开发工程师跟我说ISE 使用IP MIG时,增加的DDR需要绑定引脚信息,那是不是意味着我可以按照我最优的走线,然后根据自己定义的引脚绑定引脚信息,不知道这样可以么。如果可以的话,那为什么FPAG的Bank1/3的引脚信息上面定义了DDR的引脚信息。如果不可以的话,那为什么可以自定义引脚。

 

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Hi @FishFly 

参考这个AR:https://www.xilinx.com/support/answers/34153.html

Data byte(DQ/DQS/DM)的交换是可以的。

其实,FPGA的DQ byte连接哪个DDR3颗粒的DQ byte无所谓,只是实际读写的位置变了而已。

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Hi @FishFly 

参考这个AR:https://www.xilinx.com/support/answers/34153.html

Data byte(DQ/DQS/DM)的交换是可以的。

其实,FPGA的DQ byte连接哪个DDR3颗粒的DQ byte无所谓,只是实际读写的位置变了而已。

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