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注册日期: ‎09-04-2020

block_design设计PL端的PLL和processor_sys_tem如何连接

软件是2019.1

  

pp_0-1617191276696.png

 

请问一下,PLL和复位模块这么接可以吗?  slower_sync_clk 和 ext_reset_in 应该接哪个信号啊?  

 

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keda_zhengliang
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注册日期: ‎05-07-2019

感觉问题不大

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pp
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注册日期: ‎09-04-2020

应该有问题把? 单元复位模块就是为了出来一个同步复位信号的,我的 slower_sys_clk 接的是 PLL出来的时钟, 但是 ext_reset_in 接的是 FCLK_RESET_N 的信号,根本不同频,最多同相,这样也可以吗?      这个不是为了让 peri_reset_n 外设复位信号可以和  slower_sys_clk 同步吗 ?

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keda_zhengliang
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注册日期: ‎05-07-2019

你可以看一下PG164 ,这个IP内部会对输入的复位重新采样 ,所以是同步的 。

这里你用了一个锁相环,输出时钟会更晚一些,会不会此时复位已经释放了,复位可能不充分(时钟出来时候,复位已经是高了);

 

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pp
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注册日期: ‎09-04-2020

如果我用PLL 的LOCKED 接入 ext_reset in  可以嘛?  slower sys clk 还是接PLL的输出 ,这样复位模块的输出不就和PLL的时钟同步了吗

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keda_zhengliang
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注册日期: ‎05-07-2019

LOCK 还是不要动,你这样没多大问题的,可以试试效果 。

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pp
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注册日期: ‎09-04-2020

两种我都试过了,时序倒是没飘红,不过我也没空去细看他们之间的 时钟关系, 我有个问题,就是 PLL 的LOCKED 接入 ext_reset in ,但是理论上的,pll 的locked 不是要接 复位 系统模块的 dcm_locked信号吗?

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