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fsbl配置qspi 加载boot时钟能否优化?

您好,我使用qspi 4bit的方式挂载到zc7035的片子上,boot.bin的文件大小有15MB,qspi加载时间实测有2s,对应用来说这样的时钟太慢了,想优化下;

 

我们fsbl是自动生成的,qspi的的加载时钟在vivado里配置为125M,按照fsbl的默认配置,里面对时钟进行8分频,实测时钟也符合配置,125M/8=15.6M,想把这个时钟优化,把vivado里qspiclk改为200M,理论上实际时钟即为25M,加载时间优化一倍,但实际上上qspi_clk时钟确只有5M,而且上电加载没有成功;顺便说一下,qspi配置有fb反馈模式,而flash的片子最高可支持120M时钟;

 

问题是:fsbl优化配置时钟和速率的方式有哪些,改怎样配置?

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@cineacxilinx
这么做应该是可以的。但是不知道为什么会只有5Mhz。
另外你还可以修改fsbl里xfsbl_qspi.c的XQSPIPSU_CLK_PRESCALE_8参数,可以改小点比如XQSPIPSU_CLK_PRESCALE_4。

但是还是比较奇怪为什么vivado里修改qspi的参考时钟频率为什么会没有作用,你能把修改的界面贴出来看看么。
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注册日期: ‎03-29-2013

谢谢您的回复,

我又做了个实验,采用vivado 15.4的版本;

我将XQspiPs_SetClkPrescaler(QspiInstancePtr, XQSPIPS_CLK_PRESCALE_2);  更改为2,vivado里的时钟从125M更改为150M,这样理论上时钟速率从125/8=15.6M升高到150/2=75M才对,但是实际的加载总时间并没有多少变化;

2.png黄线是QSPI时钟线,蓝线是pl IO ,程序起来是拉低;有3个多刻度,耗时近2s;

我将时钟线采集了,刚开始时时5M,配置过程中是75M,有时间空闲;

 

2s对设计要求来说,太大了,设计要求boot.bin  15MB(只有pl和fsbl,没有image,裸机的),QSPI是4bit  模式;

 

请问:qspi 在ps的IO上,最高可配置到多少M?   qspi的器件时钟可以到100Mhz

         除了更改预分频系数,还需要其他更改吗?

 

期待您的回复,非常感谢;

 

 

 

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@cineacxilinx

我看到你的波形中,时钟好像分了两部分。前一小段比较密,後一小段比较疏。后半部分是75Mhz?

你可以用示波器用normal触发,然后把示波器的time div调大,应该能看到时钟频率的动态变化。同时开启measure功能,看看时钟频率是多少。

你确定是只有fsbl和bit,有用uboot么,还是bare metal的?如果用了uboot的话,可能前半部分是fsbl,后半部分是uboot。uboot的话需要在device tree中修改频率。

 

 

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感谢您的回复;

只有裸机, vivado生成的bit + fsbl.elf生成的boot文件,不涉及uboot;

时钟确实只有两部分,前面比较密集的5.4M 和fsbl 预分频从优化到75M;数据线4根,其中IO0-IO4在第一部分都有波形,在第二部分75M,IO4有东西外,其他都是低电平状态;

所以对FSBL自加载模式很疑惑;

能否修改fsbl参数将第二部分改为4位IO  加载? spi最高时钟  可到多少?

 

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@cineacxilinx


@cineacxilinx  已写:

感谢您的回复;

只有裸机, vivado生成的bit + fsbl.elf生成的boot文件,不涉及uboot;

时钟确实只有两部分,前面比较密集的5.4M 和fsbl 预分频从优化到75M;数据线4根,其中IO0-IO4在第一部分都有波形,在第二部分75M,IO4有东西外,其他都是低电平状态;

所以对FSBL自加载模式很疑惑;

能否修改fsbl参数将第二部分改为4位IO  加载? spi最高时钟  可到多少?

 


从这个描述来看,时钟的频率的确已经改变。

但是配置模式好像是spix1的模式。你可以添加一个fsbl的debug 的flag FSBL_DEBUG_INFO,然后确认一下识别出来的SPI模式。

image.png

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打印信息我已经调试出来了,

但是怎么看呢?

qspi 工作模式寄存器 名叫什么

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@cineacxilinx

你可以看下fsbl里的qspi.c文件里的fsbl_print的执行结果

看看对应打出的是什么信息

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