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pl端双通道读写PS端DDR

在PL端通过两个单独的通道读写DDR,但是其中一个通道可以正常工作,但是另外一个通道工作几个周期总会异常,请问怎么处理600186426.jpg

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看截图里面S00_AXI接口连接到哪儿了?自己写的接口逻辑?
具体什么异常?可能是接口逻辑有问题。
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S00_AXI接口连接到在pl端按照AXI总线读写时序写的逻辑。同样的逻辑只有S00时可以正常交互数据,例化了S01时就读写过程中会停止读写。

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Xilinx Employee
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注册日期: ‎09-14-2018

hi @sssyjs

建议参考下amba-axi4的spec文档,看看有没有和规定违例的地方,比如说valid信号永远不能依赖于另外一端的ready信号,否则可能造成死锁。。之类的。

只有S00时可以正常交互数据并不能说明逻辑一定是没有问题的。

 

供参考~

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hi chaoz
逻辑里没有你说的这个,能不能在多介绍一些造成死锁的情况?
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