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注册日期: ‎05-12-2019

信号定义要放在always语句之前吗?

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例一: reg cnt; always @ (posedge clk) begin cnt<=........ 例二: always @ (posedge clk) begin cnt<=........ end reg cnt; 在modelsim中进行编译的时候,第二种写法报错,把reg cnt放到always语句之前后,再进行编译则通过;在vivado中两种方法都能综合通过,我想问一下,信号定义的位置是否必须在always语句之前?
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注册日期: ‎05-23-2018

回复: 信号定义要放在always语句之前吗?

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Hi, @dqwuf-2010 

这和具体的编译器有关。按照通常习惯,都是将信号定义写在信号使用之前的。

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Hi, @dqwuf-2010 

这和具体的编译器有关。按照通常习惯,都是将信号定义写在信号使用之前的。

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