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Adventurer
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注册日期: ‎10-17-2018

关于vivado下的时序约束

我在vivado下综合实现后出现了时序违例的情况,我尝试了设置它们的多周期路径为2但还是不行。

有人遇到过这样的问题吗?有没有什么好的解决办法,我将非常感谢!

 

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7 条回复7
Moderator
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注册日期: ‎11-05-2010

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同时看一下Hold slack,尝试调整MMCM相位使setup/hold 的时序都满足.

参考AR-58893:

https://www.xilinx.com/support/answers/59893.html

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Adventurer
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注册日期: ‎10-17-2018

回复: 关于vivado下的时序约束

下面是它们的Hold slack

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Adventurer
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注册日期: ‎10-17-2018

回复: 关于vivado下的时序约束

我是在不设置它们多周期路径的基础上,查看它们的setup slack和hold slack,再根据setup slack和hold slack来调整MMCM的相位?还是先设置它们的多周期路径为2的基础上再去调整MMCM的相位呢?
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Moderator
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注册日期: ‎11-05-2010

回复: 关于vivado下的时序约束

Hi, owave_hy@163.com ,

在没有相位变动时,不用设置多周期. 

但是现在的问题是你的setup slack和hold slack之和是负值,在静态分析的情况下没有窗口,无论怎么移动clock的相位,都无法使setup slack和hold slack 同时为正.

 

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Adventurer
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注册日期: ‎10-17-2018

回复: 关于vivado下的时序约束

那有没有什么办法可以解决这种情况呢?
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Moderator
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注册日期: ‎11-05-2010

回复: 关于vivado下的时序约束

先做以下事情确定端口没能力通过静态时序分析:

1. 寄存器放在IOB中. 

2. 设置好set_input_delay

3. MMCM 的相位为0.

如果这时候setup/hold的slack 和确定是负值,那你只能放弃这种方案,使用动态调整idelay的方式

你用的是什么器件,频率是300MHz?

 

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Adventurer
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注册日期: ‎10-17-2018

回复: 关于vivado下的时序约束

我还有个疑问:
我的data_in0_p、data_in1_p、data_in2_p、data_in3_p都是根据dclk_p时钟来发送的,虽然他们不是dclk_p一个时钟周期发送一个数据,但是他们是同源时钟,由cameralink相机的接口输入到FPGA,我还需要设置set_input_delay吗?set_input_delay是在系统时钟情况下才需要设置吧?
我用的器件是zynq7100.
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