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Visitor myy_susie
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关于vivado的仿真问题

最近在做的东西里面有关于并串转换的内容,用了xilinx自带的select io的IP核,使用了OSERDES,主要是想在仿真的地方看到输出的信号,监测是否正常工作,使用的是vivado的set up debug,如图所示,driver为OSERDES的信号。1.JPG

在最后编译到产生bit文件的时候报了错,具体错误如下:

warning的提示

2.JPG

error的内容

3.JPG

因为这个引脚是直接连接到output的pin上的,不知道是否有影响。请问有没有人遇到过这种问题,具体可以怎么解决?

谢谢大家!

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1 条回复1
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注册日期: ‎07-03-2018

回复: 关于vivado的仿真问题

xilinx FPGA芯片从OLOGIC到IOB上只能有一条布线,不能连接到Block RAM中,所以在Mark_debug不能检测管脚的正常输出状态,必须重新定义相同功能的寄存器,在使用mark_debug检测管脚输出信号。完毕

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