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学生竞赛问题解答专用贴

Hi, All

 

这里是学生竞赛问题解答专用贴。在这里您可以自由地提问与讨论与Xilinx产品有关的各种问题,我们会有工程师随时在这里为您答疑解惑。感谢大家对Xilinx的支持, have a good time :)


为了使大家的问题得到更加高效的解答,请大家参照以下模板提问

运行环境

  • 器件/板卡:
  • vivado/Xilinx其它设计工具版本:
  • PC操作系统:
  • 其它自己添加

该问题是怎么引起的

简要概述该问题如何引起,或者概述自己这么做的目的 尽量用文字描述

重现步骤

言简意赅重现,截图尽量概括要点,不要太大

中间用到的代码或者命令行也请放上来

报错信息

报错信息以及代码推荐以插入代码的方式添加,如果信息过长,可以以附件的形式添加


另外,欢迎大家关注Xilinx学术合作以及Pynq的官方公众号,里面有许多优质的学习资源等着你哦~

 

Xilinx学术合作.jpgPynq.jpg


友情提示:请大家按照顺序回帖提问,竞赛相关问题不要再另开新帖

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Don’t forget to reply, kudo, and accept as solution.
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如果提供的信息能解决您的问题,请标记为“接受为解决方案”。
如果您认为帖子有帮助,请点击“奖励”。谢谢!
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Visitor wwxhh
Visitor
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回复: 学生竞赛问题解答专用贴

QQ图片20181019194215.pnghttps://github.com/Xilinx/QNN-MO-PYNQ 在为板子安装这个项目时,

执行

sudo pip3.6 install git+https://github.com/Xilinx/QNN-MO-PYNQ.git

报错信息如上图

网上查到的解决方法是

        I$HLSLIB -I$HLSTOP -o $OUTPUT_FILE.so

        删掉后面的-lsds_lib

        编译通过,生成.so文件

但不明白什么意思 

麻烦老师了

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Visitor wwxhh
Visitor
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回复: 学生竞赛问题解答专用贴

顺便问一句用神经网络加速棒不算作弊么。。。。

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Visitor wwxhh
Visitor
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会是镜像版本的问题么
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Visitor kyriechen249
Visitor
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想请问一下,我们的工程在编译过程中,显示的错误是

[DRC PDRC-34] MMCM_adv_ClkFrequency_div_no_dclk: The computed value 400.000 MHz (CLKIN1_PERIOD, net pll_clk3) for the VCO operating frequency of the MMCME2_ADV site MMCME2_ADV_X1Y1 (cell u2_mig_7series_0/u_mig_7series_0_mig/u_ddr3_infrastructure/gen_mmcm.mmcm_i) falls outside the operating range of the MMCM VCO frequency for this device (600.000 - 1200.000 MHz). The computed value is (CLKFBOUT_MULT_F * 1000 / (CLKINx_PERIOD * DIVCLK_DIVIDE)). Please run update_timing to update the MMCM settings. If that does not work, adjust either the input period CLKINx_PERIOD (20.000000), multiplication factor CLKFBOUT_MULT_F (8.000000) or the division factor DIVCLK_DIVIDE (1), in order to achieve a VCO frequency within the rated operating range for this device.

好像意思是MIG的VCO频率在PLL的频率范围之外,但是MIG频率设置的最高频率就是400MHz,而PLL的工作频率在600-1200MHz,怎样设置才可以满足要求呢?

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Visitor kyriechen249
Visitor
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回复: 学生竞赛问题解答专用贴

配置MIG时总是出现该问题,并且错误提示里的文件目录也找不到。

error.png
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Xilinx Employee
Xilinx Employee
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回复: 学生竞赛问题解答专用贴

如果主要功能是在非FPGA平台实现,是会影响最终作品评分的!

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Xilinx Employee
Xilinx Employee
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回复: 学生竞赛问题解答专用贴

你试下将工程直接放在根目录,缩短工程路径。

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Xilinx Employee
Xilinx Employee
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@wwxhh

Board: Pynq-Z2
Image: pynq-z1-v2.1
命令行:sudo pip3.6 install git+https://github.com/Xilinx/QNN-MO-PYNQ.git
等待约五分钟安装完毕,期间保持板卡的网络畅通

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Visitor minglili
Visitor
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运行环境

  • PYNQ-Z2
  • LINUX操作系统

该问题是怎么引起的

本设计需要外接一个串口设备,所以想在开发板的操作系统上安装一个CH340的usb转uart驱动,驱动包在PC机上安装正常,但在开发板上安装时,出现错误

重现步骤

操作.png

 

报错信息

error.png

镜像是在官网下载的,scripts/basic/fixdep文件没有改动过,请问组委会可以解决一下这个镜像驱动的问题吗?

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Newbie _sc30_
Newbie
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回复: 学生竞赛问题解答专用贴

请问,我用网线电脑直连的PYNQ,电脑连的wifi,可以上Jupyter,但是板子连不上网,(有试过共享wlan,但没有用)想问一下如何做才可以。。

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Xilinx Employee
Xilinx Employee
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回复: 学生竞赛问题解答专用贴

@minglili

BOARD=Pynq-Z2

Version=2.3

Petalinux=2018.2

Vivado=2018.2

 

嵌入式板子的驱动不应该在板子上直接编译,推荐使用petalinux工具链来构建。附件中是一个enable了各种usb串口驱动(详细列表在usbserial.cfg中)的image.ub,大家只要把它替换掉boot分区中的image.ub即可。

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Xilinx Employee
Xilinx Employee
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回复: 学生竞赛问题解答专用贴

@_sc30_ 你只需要一个路由器

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Visitor minglili
Visitor
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thanks!!!确实是这样
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请问刘先生,我们用的是USB摄像头。由于我们的图像处理不需要太高的实时性,也不需要hdmi输出,所以我们想直接用notebook里面usb_webcam的程序实现我们的功能。但是通过那个方法保存的图片像素太低,没有办法直接用。可以有什么改进的方法吗?

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Newbie prog-is-fun
Newbie
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你好

我们已经知道,有一些图像的数据结构 定义 在 class ContiguousArray in pynq.xlnk

如果我用  img = hdmi_in.readframe(),   the type of img 是 ContiguousArray in pynq.xlnk

但是,我现在用numpy的方法进行裁剪,   dst_img = img[0:255,0:255],  

但是,当我使用 hdmi_out.writeframe(dst_img),我遇到了一个报错

'ContiguousArray' object has no attribute 'cacheable' 

但是 hdmi_out.writeframe(img) 正常工作,也就是dst_img = img[0:255,0:255] 这句话的img 和 dst_img 数据类型不同

这该如何处理呢 

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我想知道在jupyter编译环境里面uart通信具体该怎么实现呢?

我试着调用microblaze里的函数,但没有成功:microblaze_uart.png

为了实现这个功能,我自己生成了一个overlay,结构如下:

block design.png

overlay在jupyter里被正常安装:

uart_ip.png

我的问题如下:

1.这个overlay能否实现与uart的正常通信?还是说少了一些模块?

2.该如何用MMIO去试下对axi_uartlite的正常使用呢?里面需要的BASE_ADDRESS和OFFSET该怎样去设置呢?

3.有关block design的管脚定义。我照着原理图将rxtd和txd连接到了RPi的37,38上,电平模式设置为LVCMOS33.这样的设置是否可行?还有时钟的问题。是不是这些IP核的时钟是会自动设置?

4.如果这种方法操作起来很麻烦,那该如何使用microblaze里面的uart函数?能不能提供一下例程?

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这是它的报错信息:

Compile FAILED
cell_magic:7:13: error: initializer element is not constant
cell_magic: In function '_handle_events':
cell_magic:174:7: warning: 'microblaze_update_icache' is deprecated [-Wdeprecated-declarations]
In file included from /opt/python3.6/lib/python3.6/site-packages/pynq/lib/rpi/bsp_iop_rpi/iop_rpi_mb/include/xil_io.h:68:0,
                 from /opt/python3.6/lib/python3.6/site-packages/pynq/lib/rpi/bsp_iop_rpi/iop_rpi_mb/include/xio_switch.h:48,
                 from cell_magic:3:
/opt/python3.6/lib/python3.6/site-packages/pynq/lib/rpi/bsp_iop_rpi/iop_rpi_mb/include/mb_interface.h:85:13: note: declared here
 extern void microblaze_update_icache (s32 , s32 , s32 ) __attribute__((deprecated));
             ^
cell_magic:185:7: warning: 'microblaze_init_icache_range' is deprecated [-Wdeprecated-declarations]
In file included from /opt/python3.6/lib/python3.6/site-packages/pynq/lib/rpi/bsp_iop_rpi/iop_rpi_mb/include/xil_io.h:68:0,
                 from /opt/python3.6/lib/python3.6/site-packages/pynq/lib/rpi/bsp_iop_rpi/iop_rpi_mb/include/xio_switch.h:48,
                 from cell_magic:3:
/opt/python3.6/lib/python3.6/site-packages/pynq/lib/rpi/bsp_iop_rpi/iop_rpi_mb/include/mb_interface.h:86:13: note: declared here
 extern void microblaze_init_icache_range (s32 , s32 )  __attribute__((deprecated));
             ^
cell_magic:198:7: warning: 'microblaze_update_dcache' is deprecated [-Wdeprecated-declarations]
In file included from /opt/python3.6/lib/python3.6/site-packages/pynq/lib/rpi/bsp_iop_rpi/iop_rpi_mb/include/xil_io.h:68:0,
                 from /opt/python3.6/lib/python3.6/site-packages/pynq/lib/rpi/bsp_iop_rpi/iop_rpi_mb/include/xio_switch.h:48,
                 from cell_magic:3:
/opt/python3.6/lib/python3.6/site-packages/pynq/lib/rpi/bsp_iop_rpi/iop_rpi_mb/include/mb_interface.h:87:13: note: declared here
 extern void microblaze_update_dcache (s32 , s32 , s32 )  __attribute__((deprecated));
             ^
cell_magic:209:7: warning: 'microblaze_init_dcache_range' is deprecated [-Wdeprecated-declarations]
In file included from /opt/python3.6/lib/python3.6/site-packages/pynq/lib/rpi/bsp_iop_rpi/iop_rpi_mb/include/xil_io.h:68:0,
                 from /opt/python3.6/lib/python3.6/site-packages/pynq/lib/rpi/bsp_iop_rpi/iop_rpi_mb/include/xio_switch.h:48,
                 from cell_magic:3:
/opt/python3.6/lib/python3.6/site-packages/pynq/lib/rpi/bsp_iop_rpi/iop_rpi_mb/include/mb_interface.h:88:13: note: declared here
 extern void microblaze_init_dcache_range (s32 , s32 )  __attribute__((deprecated));
             ^
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Xilinx Employee
Xilinx Employee
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749964914@qq.com webcam的分辨率取决于你用的摄像头最高支持多少分辨率,还有你自己传入的参数。

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Xilinx Employee
Xilinx Employee
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1. 可以
2. base_address不需要手动设置,只需要知道对应的offset即可操控axi_uartlite,可以参考https://github.com/Xilinx/PYNQ/blob/master/pynq/lib/iic.py
3. 注意一下是否需要上拉、下拉。
4. 目前还没有完整支持rpi接口直接在notebook里进行microblaze编程https://github.com/Xilinx/PYNQ/tree/master/pynq/lib/pynqmicroblaze/modules/grove_adapters/include,建议使用arduino接口。
可以试用如下所示的microblaze_c_libraries,也可以试着使用一下microblaze_python_libraries

%%microblaze base.ARDUINO

#include "uart.h"
#include <pmod_arduino.h>

int read_adc(){
    uart device = uart_open(ARDUINO_G7_A, ARDUINO_G7_B);
    return 0;
}

 

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Newbie aciemerzz
Newbie
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你好,

我们想要实现把FPGA的功能封装成IP核,通过AXI总线连接ZYNQ导出我们需要的overlay,在FPGA模块的寄存器地址中进行写操作实现数据传输

我们根据网上找到的教程使用vivado和verilog语言生成了IP核

我们导入了新的IP核,也修改了上层的.v文件,运行auto connection之后

我们遇到了问题2.PNG

我们的问题是:

1.我们的这个方法是可行的吗

2.在生成FPGA部分的新IP核的过程中,对于时钟和总线接口需要有额外说明吗?(我们怀疑我们用verilog的生成IP的过程有问题,有没有相关的教程呢?)

3.图中的报错是什么原因,新IP核中的AXI总线和aclk以及aresetn应该怎么连接呢?需要修改ZYNQ板的配置再进行auto connection吗

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