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A7 PFGA控制高速ADC芯片采样的问题

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利用FPGA控制高速ADC芯片的时候,有几个疑问,想请教一下有经验的朋友:
1. FPGA 生成LVDS时钟信号给ADC,当ADC输出数据的时候,也会产生数据的同步时钟DCO给FPGA,请问,这个DCO时钟进入FPGA,需不需做特殊处理,类似于过IBUFG原语?
2. FPGA的IO口设置为LVDS_25V,于ADC芯片输出的时钟和数据都是1.8V LVDS,验证是可以正常工作的,为什么?那么现在切换成LVCMOS_25V,能与COMS 1.8V的ADC芯片正常交互吗?

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@sureking

 


@sureking  已写:

利用FPGA控制高速ADC芯片的时候,有几个疑问,想请教一下有经验的朋友:
1. FPGA 生成LVDS时钟信号给ADC,当ADC输出数据的时候,也会产生数据的同步时钟DCO给FPGA,请问,这个DCO时钟进入FPGA,需不需做特殊处理,类似于过IBUFG原语?
2. FPGA的IO口设置为LVDS_25V,于ADC芯片输出的时钟和数据都是1.8V LVDS,验证是可以正常工作的,为什么?那么现在切换成LVCMOS_25V,能与COMS 1.8V的ADC芯片正常交互吗?


1. 数据随路时钟的话输入到FPGA的话,建议上时钟管脚,经过bufg上全局时钟网络。

2. LVDS25和1.8V的LVDS的标准的电气要求都是一样的,没有差别,差别在于,FPGA端LVDS25是HR bank的电平标准,LVDS18是HP bank的电平标准。其实两者电气规格上完全没有区别。

LVCMOS25和LVCMOS18就不一样了,电气上有区别。所以一般不混用。

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@sureking

 


@sureking  已写:

利用FPGA控制高速ADC芯片的时候,有几个疑问,想请教一下有经验的朋友:
1. FPGA 生成LVDS时钟信号给ADC,当ADC输出数据的时候,也会产生数据的同步时钟DCO给FPGA,请问,这个DCO时钟进入FPGA,需不需做特殊处理,类似于过IBUFG原语?
2. FPGA的IO口设置为LVDS_25V,于ADC芯片输出的时钟和数据都是1.8V LVDS,验证是可以正常工作的,为什么?那么现在切换成LVCMOS_25V,能与COMS 1.8V的ADC芯片正常交互吗?


1. 数据随路时钟的话输入到FPGA的话,建议上时钟管脚,经过bufg上全局时钟网络。

2. LVDS25和1.8V的LVDS的标准的电气要求都是一样的,没有差别,差别在于,FPGA端LVDS25是HR bank的电平标准,LVDS18是HP bank的电平标准。其实两者电气规格上完全没有区别。

LVCMOS25和LVCMOS18就不一样了,电气上有区别。所以一般不混用。

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Observer sureking
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@非常感谢您耐心的解答。现在项目中面临这样一个时间的问题:之前的ADC芯片(称之为A芯片)的输出数据和随路时钟是以LVDS(1.8V),与FPGA(LVDS_25)进行数据传输,但是由于一些原因,要将A芯片换成B芯片,由于A、B两个芯片的管脚封装是一样的,我们就在不改印制板的前提下,直接原位替换,但是正如问题描述,现在B芯片只能支持CMOS电平,那么现在的情况就变成了B芯片的输出数据和随路时钟以CMOS 1.8V(也可以配置成CMOS 3.3V),与FPGA 的LVCOMS25(直接在约束文件中将之前的LVDS_25V改为LVCMOS25)进行数据传输。正如你所说的,那么现在这种情况就可能有问题了?那ADC芯片改为CMOS 3.3V可以吗(不损坏FPGA管脚)?

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Xilinx Employee
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1. 需要的,而且需要走时钟管脚。如果是差分的,还需要IBUFDS之类的,具体参考下UG471;

2. 如果研究下电平标准,LVDS_2V5的threhold可能是能满足LVDS_1V8的,所以能正常工作,但是你也得看下ADC芯片的参数确认下2V5不会损坏芯片!有些电平标准是能兼容的,但是同时也要考虑芯片的参数。

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Xilinx Employee
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@sureking 你好,

现在FPGA是2.5V的电平管脚与器件B的1.8V或者3.3V管脚(这两种电平可选)进行通信。那么首选方案肯定是尽量选择1.8V,这样可以确保不会损坏FPGA的IO。但是需要在相应的FPGA DC-AC spec文档中以及B芯片的数据手册中确认B芯片输出的LVCMOS18是否可以满足FPGA LVCMOS2.5的VIH要求(FPGA这边一般要求是65%VCCO,那么大约为1.625V,所以1.8V差不多应该是够的);

如果选择3.3V,由于我们的器件对于LVCMOS标准的VIH MAX的要求是VCCO+0.3,所以3.3V接到2.5Vbank上会有问题。

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Observer sureking
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@zhiq 谢谢您的回复,有个FPGA的疑问,如果bank电压设置成2.5V,那么该bank的IO口,可以通过约束文件设置成LVCMOS18吗?
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Xilinx Employee
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@sureking你好,

关于这个问题可以参考这个link:https://forums.xilinx.com/t5/Spartan-Family-FPGAs/What-happens-if-the-bank-vcc-voltage-differs-from-the-pins/td-p/367975

如果问题已解决,请标记为“接受为解决方案”,关闭这个topic.

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