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メモリ インターフェイスのデバッグ テクニック2 – MIG サンプル デザインの生成

Xilinx Employee
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概要:

Memory Interface Generator (MIG) IPは、サンプル デザインを生成することができます。このサンプル デザインを使用してバンクやピン配置を設定して確認できます。またシミュレーションを実行して必要な帯域を確認できます。

このブログは、UltraScale アーキテクチャの MIG IP に関するデバッグ テクニックの中で、 サンプルデザイン に関してまとめたものです。

 

 

Memory Interface の開発フロー:

評価、設計の段階に応じて行うべき開発手順を分けることができます。この記事はサンプルデザインに該当します。

flow.PNG

 

サンプル デザインの生成:

PG150 には、サンプル デザインの生成について記載されています。MIG IP を作成後、右クリックで [Open IP Example Design] をクリックすると、自動でサンプル デザインが生成されます。

example.PNG

 

サンプル デザインの利点:

  • バンク選定、ピン配置
  1. ピン配置の決定には、サンプル デザインを使用できます。ピン配置を決定したサンプル デザインでエラーが発生せずにビットストリームを生成できる場合は、そのピン配置に問題がないことがわかります。
  2. PG150(英語版、日本語版)の各メモリのチャプターにおいて、「Designing with the Core」にクロック、リセット、およびピンおよびバンク規則が示されています。このガイドラインを満たすようにしてください。clock.PNG

 

 

注意事項として、sys_clk はMIG IP と同じカラムから入力する必要があります。別カラムからの入力、MMCM 経由で供給することはできません。

下図は、Zynq UltraScale+(ZCZU7) の例です。MIG IP Bank 63 Bank  68に配置する場合は、sys_clk は同じカラムの Bank 63 Bank 68から入力できます。異なるカラムのBank 27Bank 28から入力することはできません。カラムの確認は、次のユーザー ガイドから確認できます。

・UltraScale and UltraScale+ FPGAs パッケージおよびピン配置ユーザー ガイド(UG575:英語版日本語版v1.14

・UG1075 : Zynq UltraScale+ デバイス パッケージおよびピン配置ユーザー ガイド(UG1075:英語版日本語版v1.8

col_bank.PNG

 

  • シミュレーション
  1. MIG IPは、入力するアドレス マッピングによって帯域が異なります。PG150のセクションⅡ、第2章の効率およびレイテンシの測定において、DDRバスの効率の例が示されています。DDRバスの場合は、バースト読み出し/書き込み、および連続読み出し/書き込みは効率が良く、ランダムなアドレス読み出し/書き込みは効率が下がっていることが分かります。efficiency.PNG

     

  2. PG150のセクションⅡ、第4章にMIG IPのパフォーマンスの記載があります。perfomance.PNG

    MIG IPは、DRAMへのアクセスを最適化するようにグループFSMに基づいたスケジューリングを行っています。グループFSMは、入力されるアドレスのbitの並びから決められます。PG150のTable 4-83の例においてグループFSMは、ROW_BANK_COLUMNの時は12bitと13bitを、ROW_COLUMN_BANKの時は3bitと4bitを使用して決められていることが分かります。

    fsm.PNG

    一般的にMIG IPは、PG150のTable 4-84に示すようにグループFSMを3、2、1、0のように数字を変化させる方が帯域を確保しやすい傾向にあります。お客様で検討されているアドレス マッピングをシミュレーションして、帯域を確保できることを事前に確認してください。

    fsm_change.PNG