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chenchunqi
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注册日期: ‎05-17-2018

K7 DDR3管脚分配错误的解决办法

使用K7器件设计DDR3时,没有按照数据手册中的要求将同组的数据放在用一个group里面,导致管脚分配验证不过,电路板已经生产焊接完了,是否有解决的办法?

 

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lettertu
Xilinx Employee
Xilinx Employee
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注册日期: ‎06-02-2017

Hi @chenchunqi 

dq[7:0]和其对应的dqs[0]要在同一个byte里,也就是界面里的byte number要一直才可以。

同样dq[15:8]和其对应的dqs[1]也要在同一个byte里。

看你的分配,dq[2]和两组dqs都不符合上述规范。

只能改版了。

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zhiq
Xilinx Employee
Xilinx Employee
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注册日期: ‎06-02-2017

@chenchunqi 你好,

FPGA DDR设计都是先在vivado中获得引脚分配,在进行硬件设计的。虽然有一些pin swapping的自由度,但是总体上还是需要先有引脚分配再设计硬件的。

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708907433qq
Visitor
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注册日期: ‎07-30-2019

可怜,只能重新改PCB。硬件工程师最郁闷的事情叫你赶上了。

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