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Adventurer
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注册日期: ‎02-18-2009

SRL output failed

当前在k7 325t器件上,使用SRL循环移位方式产生一个clk enable信号,如下

reg[3 : 0] impclken_gen = 4‘H1;
 
always @( posedge clk)
begin
impclken_gen <= #TCQ { impclken_gen[ 2 : 0], impclken_gen[  3]};
end
 
clk由bufgce驱动。
 
现在发现移位寄存器内的”1“会在启动过程中丢失,造成clk enable一直为0。
 
这种情况是什么原因造成的?如何避免?
Theory is grey,
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Moderator
Moderator
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注册日期: ‎11-05-2010

回复: SRL output failed

Hi, @shaweikang1984 ,

您用的是什么版本的Vivado?

仿真结果是正确的吗?

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Adventurer
Adventurer
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注册日期: ‎02-18-2009

回复: SRL output failed

2019.1

仿真结果是没有问题的。

实际运行也不是每次都错,概率性的出现。

Theory is grey,
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Moderator
Moderator
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注册日期: ‎11-05-2010

回复: SRL output failed

Hi, @shaweikang1984 ,

你是怎么发现这个信号不正常的?是通过ILA观察的? 

相关的时序报告是什么情况?Clock 正常吗?

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Adventurer
Adventurer
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注册日期: ‎02-18-2009

回复: SRL output failed

因为输出是作为clock enable在使用的,所以现象就是功能没有启动。

我们一步步追查,通过ila才确认这个事情的,ila的时钟没有问题。

 

另外,关于这个出问题移位逻辑的时钟,是由mmcm产生,由bufgce驱动,ce由lock信号控制。mmcm会在每次功能启动的时候被复位,我们怀疑是不是这个地方处理不当造成的,但目前没有找到什么端倪能合理解释。

 

之后在原先逻辑上通过添加异步复位,问题就不会复现了,也侧面说明这个的确是这个问题造成的。

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Adventurer
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注册日期: ‎02-18-2009

回复: SRL output failed

时序没有问题,我确认过时序报告,也确认过布局布线的结果,目前看都是ok的。

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Moderator
Moderator
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注册日期: ‎11-05-2010

回复: SRL output failed

这个移位寄存器在网表中是依靠什么来实现的? 是寄存器还是SRL?

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Adventurer
Adventurer
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注册日期: ‎02-18-2009

回复: SRL output failed

最终结果是SRL加1级寄存器。

SRL与寄存器同在一个slice,寄存器输出返回到srl的net routing delay在300ps内。

Theory is grey,
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Moderator
Moderator
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注册日期: ‎11-05-2010

回复: SRL output failed

可以换成4个寄存器并用ILA同时监控这四个寄存器吗?

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Adventurer
Adventurer
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注册日期: ‎02-18-2009

回复: SRL output failed

这个case我可以抽空做一下,谢谢

Theory is grey,
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