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Visitor dami
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注册日期: ‎01-28-2019

Virtex-7进位链延时

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在做TDC,根据手册能知道Virtex-6的slice的cin到cout的最大延时,但是7系列的查不到,想请问一下7系列的延时是多少,或者从哪里可以查到?

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Hi, @dami , 

例子中的Delay值是0.139 (ns)

注意: 这里的delay并非FPGA中的实际延迟,只是一个边界值.

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Don't forget to reply, kudo, and accept as solution.
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Hi, @dami ,

可以尝试在任意V7的设计中打印speed model:

get_property delay [lindex [get_speed_models -of [get_bels SLICE_X1Y1/CARRY4]] 2]

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Visitor dami
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@hongh  已写:

Hi, @dami ,

可以尝试在任意V7的设计中打印speed model:

get_property delay [lindex [get_speed_models -of [get_bels SLICE_X1Y1/CARRY4]] 2]


我是新手,不太明白你的意思,你能说的详细一点吗

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Hi, @dami ,

请参考以下步骤:

1. 打开一个Vivado 器件是V7 的工程,然后点击Open synthesized design 或者 Open implemented design.

2. 在GUI最下方的TCL CONSOLE中输入我之前给你的命令.

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Visitor dami
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@hongh  已写:

Hi, @dami ,

请参考以下步骤:

1. 打开一个Vivado 器件是V7 的工程,然后点击Open synthesized design 或者 Open implemented design.

2. 在GUI最下方的TCL CONSOLE中输入我之前给你的命令.


我在ISE中尝试了你的方法,但是命令行提示“get_bels”无效QQ截图20190128154633.png

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Hi, @dami ,

请打开Vivado 工程, 运行这些命令.

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运行结果见图

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pic1.png
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Visitor dami
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请问哪个数字代表X1Y1的延时?我也想知道V7的进位链延时是否比V6小

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Hi, @dami , 

例子中的Delay值是0.139 (ns)

注意: 这里的delay并非FPGA中的实际延迟,只是一个边界值.

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