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Registered: ‎03-28-2020

关于VIVADO不同阶段的仿真问题

我们正在研究HWICAP的Example Design,并分别运行了 behavior 行为级仿真、Post-Synthesis Timing 综合后时序仿真、Post-Implement Timing 布局布线后时序仿真。在这个过程中我们遇到了一个有趣的现象,HWICAP内部的ICAP接口的输入输出在行为级和综合后时序仿真都是正确的,其指令操作时序满足UG570中的相关建议;但Post-Implement Timing的仿真结果却出乎意料,虽然整体指令操作时序仍满足UG570中的相关建议,但却在 ICAP_i [31:0]处出现了一些信号毛刺,类似于竞争冒险现象,详见附件。

 

希望了解的是:

1. Post-Synthesis Timing 综合后时序仿真、Post-Implement Timing 布局布线后时序仿真是否是在 behavior 行为级仿真的基础上增加了相应阶段的静态时序分析的修正数据?

2. Post-Implement Timing阶段的仿真是否完全等效于实际运行在物理器件时的结果?如果与物理期间尚有差异,那这些差异源于什么?

3. 我们所研究的HWICAP案例工程,静态时序分析并没有问题,那为什么在Post-Implement Timing 会出现这些毛刺现象?

4. 仿真所用的ICAP原语模型,是根据实际器件的ICAP模块模拟的吗?

 

请原谅我产生了这么多的疑问,希望能得到大家的指点,谢谢!

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Post_Implement Timing Sim.JPG
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