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Visitor yg602
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注册日期: ‎09-17-2018

Zynq UltraScale+ 架构 PS和PL通过DDR数据交互问题

PS采集图像存到PS端的DDR,然后PL通过 S_AXI_HP0_FPD 主动去读,没有启用DMA,但是读回来的数据有问题,数据每隔16byte就会丢16byte,具体事例:PS写进去的是“00010203_04050607_08090a0b_0c0d0e0f,10111213_14151617_18191a1b_1c1d1e1f,20212223_24252627_28292a2b_2c2d2e2f,30313233_34353637_38393a3b_3c3d3e3f”,但是PL去读相同的地址得到的是“00010203_04050607_08090a0b_0c0d0e0f,20212223_24252627_28292a2b_2c2d2e2f,xxxxxxxxxxxxxxx,xxxxxxxxxxxxx”,怀疑是PS和PL在DDR控制器里的地址映射不一致,但不知道怎么解决。求大大神回复!orz

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注册日期: ‎05-23-2018

回复: Zynq UltraScale+ 架构 PS和PL通过DDR数据交互问题

Hi, @yg602

 

可以看一下你的硬件的block design吗?具体是使用什么方式通过S_AXI_HP0_FPD从PS DDR中读取数据的呢?

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Visitor yg602
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注册日期: ‎09-17-2018

回复: Zynq UltraScale+ 架构 PS和PL通过DDR数据交互问题

这个是部分截图,s_axi_hp0_fpd 连接的是PL那边的逻辑。

bd.png
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Visitor yg602
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注册日期: ‎09-17-2018

回复: Zynq UltraScale+ 架构 PS和PL通过DDR数据交互问题

具体操作是:PS先写一部分数据到DDR里,然后PL去相同的起始地址开始读。

mpsoc.png
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Visitor yg602
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注册日期: ‎09-17-2018

回复: Zynq UltraScale+ 架构 PS和PL通过DDR数据交互问题

问题已解决,是AXI总线s_axi_arsize的问题,值应该设为4,我设为了7.

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