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DDR4的差分管脚分配

�����������

在使用DDR4的管脚分配时,通常都是XX_c对应到FPGA的XX_p,XX_t对应到FPGA的XX_n,但是发现在另外的一个bank上重新分配引脚时,XX_c只能对应到FPGA的XX_n,XX_t对应到FPGA的XX_p,然后重新生成一个example发现也是这样对应。请问,DDR4 IP 的XX_c和XX_t,在FPGA上分布,不区分p和n么?

ddr_Pin.png
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已接受的解答
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Xilinx Employee
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回复: DDR4的差分管脚分配

�����������

在example design里面,你看到的是否所有的_t信号都放在了_p管脚,所有的_c信号都放在了_n管脚?你提到的XX_c对应到FPGA的XX_p是在什么样的情况下看到的?

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Xilinx Employee
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回复: DDR4的差分管脚分配

�����������

在example design里面,你看到的是否所有的_t信号都放在了_p管脚,所有的_c信号都放在了_n管脚?你提到的XX_c对应到FPGA的XX_p是在什么样的情况下看到的?

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回复: DDR4的差分管脚分配

�����������
嗯 是我搞错了 跟硬件原理图对错了
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