Kintex UltraScale GTH example design 为何只有verilog？

[PhDSong]

target lanuage ：VHDL，配置IIP——open example design——发现为verilog——set file type修改为VHDL，viviado 更新后还是verilog

目前GTH IP有VHDL模板， example design有没有VHDL？

工具 vivado2017.4 

器件xcku060-ffva1517-2-i (active)

[shengjie · Accepted solution]

你好 @PhDSong ，

UltraScale GT Wizard IP的Example design只设计了verilog