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一共64路input数据,需要将处理模块例化64次,有没有快速的例化方法?

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一共64路input数据,需要将处理模块例化64次,有没有快速的例化方法?

module module_0 ( ) 这样一共要输入64次,且每个端口名都要改,太麻烦,有没有针对这种问题的简化处理方法?

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回复: 一共64路input数据,需要将处理模块例化64次,有没有快速的例化方法?

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你好 ruihuasun@sjtu.edu.cn ,

 

verilog的话可以查一下generate语句用法

Xilinx Language Templates中提供了以下模板:

   genvar <var>;
   generate
      for (<var>=0; <var> < <limit>; <var>=<var>+1)
      begin: <label>
         <instantiation>
      end
   endgenerate
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回复: 一共64路input数据,需要将处理模块例化64次,有没有快速的例化方法?

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你好 ruihuasun@sjtu.edu.cn ,

 

verilog的话可以查一下generate语句用法

Xilinx Language Templates中提供了以下模板:

   genvar <var>;
   generate
      for (<var>=0; <var> < <limit>; <var>=<var>+1)
      begin: <label>
         <instantiation>
      end
   endgenerate
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回复: 一共64路input数据,需要将处理模块例化64次,有没有快速的例化方法?

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Hi, 一般需要例化同一个模块多次,我都采用generate语法来做

例子:

genvar j;

generate
for(j=0;j<64;j=j+1) begin : FOR_MY_MODULE
my_module  u_my_module
(
.input1      ( input1[j]     ),

.input2      ( input2[j]     ),

.output1   ( output1[j]  ),

.output2   ( output2[j]  ),

);
end
endgenerate

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回复: 一共64路input数据,需要将处理模块例化64次,有没有快速的例化方法?

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generate语法就可以搞定了
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回复: 一共64路input数据,需要将处理模块例化64次,有没有快速的例化方法?

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for i in 0 to 63 generate 

end generate;

类似C代码里的for循环

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