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Adventurer
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乘法器的计算结果的更新通知

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在我的FPGA RTL中,需要进行大量的多项式计算,假设有三个变量x1,x2,x3组成了三阶四项多项式,如下

y = x1^2*x2 + x1*x2 + x2*x3 + x2^2*x3

可以看出第二项的计算结果可以用于计算第一项,第三项的计算结果可以用于计算第四项,这些乘法器之间的输入参数和输出参数之间存在耦合。诸如此类的情况非常多,最后将得到最后结果的加法器的结果输出。

由于参与计算的初始数据是外部进行断断续续的输入的,我查看了之前的人写的Verilog代码,发现是通过粗略的估计完成一轮计算所需要的时钟周期来进行计时来进行结果输出的。这种方法如果修改了其中的某些乘法器(比如输入参数的位宽),其相应的最优pipeline stage也会改变,需要的总时钟周期也会改变(不清楚单纯的通过各个乘法器的pipeline stage来估计需要的时钟周期是否准确,或者还是需要在FPGA中运行一遍得到实际值?),由于需要及时的输出最新的结果,所以不得不采取这个容易出错的方法。

查找了乘法器的相关IP核(pg108)的说明文件,没有发现该IP有类似于valid的信号。不知道有什么办法能解决这一问题?

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可以尝试使用这个IPhttps://www.xilinx.com/support/documentation/ip_documentation/cmpy/v6_0/pg104-cmpy.pdf

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Don't forget to reply, kudo, and accept as solution.
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Xilinx Employee
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可以尝试使用这个IPhttps://www.xilinx.com/support/documentation/ip_documentation/cmpy/v6_0/pg104-cmpy.pdf

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