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dzrrr
Visitor
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注册日期: ‎01-19-2021

使用fir ip核 在实现后时序仿真时出现warning,时序错误,但在时序检查中slack>0,机测同样出现了不稳定的状态。

以下为8M时钟输入,32个串行通道的fir ip核,在后仿真时出现的警告。请问这其中有什么问题 该怎么解决 谢谢。

WARNING: "C:/software/Xilinx/Vivado/2020.2/data/verilog/src/unisims/RAMB18E1.v" Line 1000: Timing violation in scope /pdm_testbench/u1/hb_lpf_625/U0/i_synth/g_halfband_decimation.i_halfband_decimation/g_semi_parallel_and_smac.g_paths[0].g_mem_array[0].i_mem/g_packed.g_true_dual_port.i_mem/gen_bram.gen_write_first.gen_double_reg.ram_reg/TChk1000_186430 at time 51129776 ps $setuphold (posedge CLKBWRCLK,posedge DIBDI,(0:0:0),(0:0:0),notifier_b,dibdi0_enable_p,dibdi0_enable_p,CLKBWRCLK_delay,DIBDI_delay)

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viviany
Xilinx Employee
Xilinx Employee
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注册日期: ‎05-15-2008

如果时序仿真与静态时序分析不一致,以静态时序分析的结果为准。

计测不稳定的状态如果符合时序违例的现象,那么可以查一下你的时序约束。

时序报告的slack>0,是基于正确的约束情况下。如果设计存在约束不准确或缺少约束的情况,时序分析结果是不可靠的

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viviany
Xilinx Employee
Xilinx Employee
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注册日期: ‎05-15-2008

可以先report_methodology看一下有关时序约束的问题

-vivian

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