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关于布局布线之后的时序仿真

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由于要做的东西,是对时间做一个观察,要到ps。所以就需要去看布局布线之后的仿真,但是之前都是看一下行为仿真而已。

想问一下,布局布线之后的仿真,他的时序和实际电路的时序还是会有差别吧(对时间要求苛刻的情况下),会有怎样的不同呢?

还有就是在这个程序里面,主时钟到各个模块的时间还是有差异的,那在实际中,信号的变化还是依靠真正到达所在模块的时钟吧。因为我在布局布线之后的仿真里看到,同样的一个时钟,在不同的模块里面,出现了很大的差异。可能是BUF造成的,也可能是走线延迟造成的吧。例如下图中的iCLK这个时钟。两个相差的还挺多的,让人特别疑惑。那之后的信号的变化,到底应该是根据哪一个来变化呢

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可以参考一下UG900:

http://www.xilinx.com/support/documentation/sw_manuals/xilinx2018_2/ug900-vivado-logic-simulation.pdf

Post-Implementation Simulation以及Generating a Timing Netlist部分内容。

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时序仿真和行为级仿真的区别:

1. 基于网表而不是RTL代码(行为映射到了库元件,比如寄存器的行为用FDRE来实现)。

2. 引入了SDF,考虑器件以及走线延时,默认是用SDF的maxdelay。

 

 

 

 

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请问一下什么是SDF?
关于仿真(后仿)的datasheet,自己没有搜到,请问一下哪儿有?
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注册日期: ‎07-17-2008

SDF是Standard Default Format文件,不同仿真器的时序仿真都要用到,标注了仿真网表中元件的逻辑延时以及走线延时。

如果是在Vivado中启动后仿,在工程文件夹下的<project>.sim下面可以找到.sdf文件。

 

你说的datasheet是指什么?

 

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就是关于后仿的说明性的文件,想了解一下这些东西。

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可以参考一下UG900:

http://www.xilinx.com/support/documentation/sw_manuals/xilinx2018_2/ug900-vivado-logic-simulation.pdf

Post-Implementation Simulation以及Generating a Timing Netlist部分内容。

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