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注册日期: ‎07-02-2019

关于FDRE路径的时序路径优化的问题

大家好,目前我在做一个FPGA程序的时序路径优化,在调整扇出的情况下,有部分路径走线延迟依旧过长,其时序路径报告如下:

1.JPG2.JPG

它们都是从FDRE开始至FDRE结束,End Point点的寄存器对应例化的SRAM的地址线,现在我有几个问题希望能得到解答。

1)像这种时序路径问题应该怎么着手优化,我设置了WAVE_DIR_NUMCNT的最大扇出,但还是不太理想。

2)  是不是因为LINE_ADDR寄存器放置时太过靠近Block RAM,导致其他寄存器到它的走线过长,那这类情况该如何处理。

3)寄存器前的genblk的前缀有什么含义。

1.JPG
2.JPG
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Xilinx Employee
Xilinx Employee
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注册日期: ‎07-17-2008

到BRAM地址端的寄存器路径不建议过多的logic level,最好是直连,这里logic level=6太高了。

genblk是工具自动生成的,指定了BRAM的宽度深度后工具会用RAMB36或者RAMB18组合拼接产生适合的memory。

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Don't forget to reply, kudo, and accept as solution.
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