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关于multicycle path中clk enable信号的问题

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您好,今天又看了一下有关multicycle path的内容,发现之前有个疑问一直没解决,所以想请教一下。

在下图中data0_reg和data1_reg的CE端为何要接一个二分频的信号,这个CE信号的作用是什么?

如果没有这个CE信号的话,那么会产生什么影响,是否还能用下面的set_multicycle_path进行约束?(因为图5-4上方写到“It is safe to define a Multicycle Path constraint”,感觉和CE信号有一定的关系)

而且CE信号按图5-4应该是一个二分频信号,然后图5-6里的CE信号更像是用于说明0ns和8ns时刻上升沿的有效性,这也有点疑惑?

1.png3.png

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 图上5-6 CE的波形的确不太准确, 只能认为是示意图. 表示第一拍时钟可以采到CE 为高时,第二拍一定采到CE为低

这只是一个例子,举例说明什么情况可以使用multicycle. 核心的含义是在了解前一级寄存器的数据并不需要在每一拍都更新的情况下,这样只要FF->FF 的setup time要求满足两个周期即可.

一般自己写的设计,自己肯定了解数据的跳动规律,对时序路径上做合适的放宽有利于满足时序要求.

 

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 图上5-6 CE的波形的确不太准确, 只能认为是示意图. 表示第一拍时钟可以采到CE 为高时,第二拍一定采到CE为低

这只是一个例子,举例说明什么情况可以使用multicycle. 核心的含义是在了解前一级寄存器的数据并不需要在每一拍都更新的情况下,这样只要FF->FF 的setup time要求满足两个周期即可.

一般自己写的设计,自己肯定了解数据的跳动规律,对时序路径上做合适的放宽有利于满足时序要求.

 

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