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基于IPcore的RAM综合时警告:[Timing 38-316] Clock period '20.000' specified during out-of-context synthesis of instance……

Hi FPGA专家,

我的代码里例化了一个BlockRAM的IP核:block_ram_gen。但是Vivado工具在综合的时候,会提示如下错误:

[Timing 38-316] Clock period '20.000' specified during out-of-context synthesis of instance 'playback_inst/block_ram_gen_inst' at clock pin 'clka' is different from the actual clock period '10.000', this can lead to different synthesis results.

这个问题我在以前一个帖子里提过。感谢@shengjie的帮助,提供了两个参考:

1. https://forums.xilinx.com/t5/Design-Entry/How-specify-clock-frequency-for-VIO-IP-Vivado-2016-4/td-p/753285

2. https://blog.csdn.net/hq1097/article/details/84657019

我按照其中的方法操作如下:

1. report_property [get_ips block_ram_gen] 查看IP核的参数。结果见附件,其中没有参考文档中提到的CONFIG.SIGNAL_CLOCK.FREQ_HZ参数。

2. 参数里有CONFIG.Port_A_Write_RateCONFIG.Port_B_Write_Rate这两个参数,值为50,说明是50MHz,这与block_ram_gen_ooc.xdc中的语句:

create_clock -name "TS_CLKA" -period 20.0 [ get_ports clka ]

create_clock -name "TS_CLKB" -period 20.0 [ get_ports clkb ]

是一致的50MHz。这也就是Vivado告警的原因,我用的是100MHz作为RAM两端的时钟。

3. set_property CONFIG.Port_A_Write_Rate 100 [get_ips block_ram_gen]set_property CONFIG.Port_B_Write_Rate 100 [get_ips block_ram_gen] 修改时钟参数为100MHz。

4. re-generate IP core,然后查看block_ram_gen_ooc.xdc,并没有改变,还是20.0。

5. 重新综合工程,发现[Timing 38-316]还是存在的。这个告警并没有消除。

6. 手动更改block_ram_gen_ooc.xdc中的语句:

create_clock -name "TS_CLKA" -period 10.0 [ get_ports clka ]

create_clock -name "TS_CLKB" -period 10.0 [ get_ports clkb ]

再次重新综合工程,发现[Timing 38-316]依然存在的。这个告警还是没有消除。

我猜测原因是因为没有像参考文档里说的,有CONFIG.SIGNAL_CLOCK.FREQ_HZ参数,而修改CONFIG.Port_A_Write_RateCONFIG.Port_B_Write_Rate这两个参数没有用。

请Xilinx的专家帮我看看这个问题,谢谢。我的Vivado版本是2018.2

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注册日期: ‎11-05-2010

可以把IP 自带的OOC XDC disable掉. Impl 之后会自动使用顶层的clock 约束.

BRAM  IP 的结构稳定,综合时加的频率对其影响不大.

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Hi @hongh 请问怎么disable掉IP 自带的OOC XDC文件呢?

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注册日期: ‎11-05-2010

1. disable OOC_XDC 的方法如图

2. OOC 约束不会带入impl阶段,这个告警基本可以忽略.

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ooc_xdc.png
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注册日期: ‎09-26-2018

Hi @hongh 感谢回复。我按照您的方法,disable了这个.xdc文件,但是结果并没有起作用,工具还是会提示警告。我用的版本是2018.2。

这个警告看起来不重要,但是既然不影响正常使用,为什么Vivado不能再改进一些客户的体验呢?如果我想消除它,Vivado能不能提供一个简单可行的办法?

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Hi @shengjie 

Do you have any comment on this warning? Any suggestion is welcome. Thank you very much.

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Xilinx Employee
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The IP OOC synthesis run is a rather independent run as the tool does not know the actual clock frequency that user would like to use. So the tool sets a default clock frequency for the OOC synth run, for example, the block memory generation IP uses 20ns clocks.

While when the IP is put in the whole project and being given the actual clock constraint, it warns user if the actual frequency does not equal to the one used in OOC run. But since 10ns or 20ns frequency won't bring any difference in the memory Synthesis, you can just ignore this warning.

There are many warnings in a design with lower severity like this that user just got "OK, I know it and I know it doesn't matter" and then just ignore it. So you don't have to waste time on this warning.

-vivian

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