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车规级FPGA差分时钟的使用

关于ZU2上GT Lane Reference Frequency所需要的差分时钟源,由于现有时钟芯片方案不是车规级或者车规级非差分输出,从控BOM成本与车规级两方面考虑,有如下问题:
   
  1、若使用FPGA PL端通过锁相环输出时钟,转差分输出供其使用,可能会存在精度不够的情况,不知是否满足GT Lane Reference Frequency的精度要求?
  
  2、晶振直连FPGA,通过PL直通将时钟转为差分输出供其使用,是否可行?
1543280550(1).png
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回复: 车规级FPGA差分时钟的使用


@shiyangcool  已写:
关于ZU2上GT Lane Reference Frequency所需要的差分时钟源,由于现有时钟芯片方案不是车规级或者车规级非差分输出,从控BOM成本与车规级两方面考虑,有如下问题:
   
  1、若使用FPGA PL端通过锁相环输出时钟,转差分输出供其使用,可能会存在精度不够的情况,不知是否满足GT Lane Reference Frequency的精度要求?
  
  2、晶振直连FPGA,通过PL直通将时钟转为差分输出供其使用,是否可行?
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@shiyangcool

你好,GTR属于高速串并收发接口,一般来说应用的线速率都比较高。

所以对于参考时钟的jitter指标要求比较高,否则比较容易出现误码。所以我们对于GTR的时钟相噪有如下要求。

https://www.xilinx.com/support/answers/66795.html

这个时钟一般由外部时钟芯片或者晶振单独提供,不推荐从fpga内部做时钟输出。

因为fpga内部做出来的时钟,可能会受到数字噪声的影响,输出的相噪规格比较低。

如果实在没有其他方案,建议在板上做好两套方案的准备,看看用fpga内部时钟是否有问题,如果有问题,那么还能考虑评估外部时钟的方案。

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