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注册日期: ‎09-07-2017

FPGA TDC carry4

请教:用carry4实现TDC,carry4的CO[3:0]每个bit都当做抽头连接到了触发器,按道理CO的每个bit之间都有相对延时,如下图过两个carry4的时序:

360截图17860530604870.png

 
 

但是仿真出来为什么同一个carry4的CO[3:0]4个bit都是一起跳变的呢? 

360截图16751028250732.png

本来2个carry共8个抽头,想得到的码是:0000_0001, 0000_0011, 0000_0111......这样跳变的,但看仿真结果是:0000_1111, 1111_1111这样跳变的。

 

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Xilinx Employee
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注册日期: ‎05-15-2008

进位链是这样设计的,CO的四位是同时产生的。

-vivian

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注册日期: ‎09-07-2017

可是在别的帖子有看到CO输出是有延迟关系的呢?

E6270810-DCFF-4850-9722-471F66876824.png

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Xilinx Employee
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注册日期: ‎05-15-2008

你做的是行为级仿真还是timing仿真?

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注册日期: ‎09-07-2017

是Timing仿真,post_implementation Timing simulation.  用的是vivado 2018.3

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注册日期: ‎09-07-2017

刚用vivado2015.4试了下 ,CO也是同时变化的。 可是看好多TDC的实现方式都是CO的每个bit都输出做抽头的,是什么原因呢?

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