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VIVADO仿真结果和FPGA实测结果不一样

你们好,我在一个工程项目中遇到一个问题,就是综合和生成比特流文件也通过了。原先VIVADO上的仿真也会是我最终想要的结果。但这次的工程项目比较大,后仿真运行半天也没有结果,前仿真结果是正确的,而FPGA上实测结果就不正确,多次运行结果大多不一致。我想知道是不是时序约束的问题,不怎么会时序约束,就简单的创建了时钟。没有头绪,想请教下,是不是时序约束问题?以及怎么进行时序约束啊,我就按照向导上的步骤做了下,也通过了时序要求。

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@szs542178282

如果按照时序约束的向导,做了时序约束的话。应该没什么问题。

很多情况下,仿真和最后上板之间还是有差异的,这需要看你仿真的test bench对于实际硬件动作的模拟的coverage。

如果实际动作不一样,我建议你可以插一下ila,看看实际的信号波形,然后比对你仿真的波形,看看哪里不一样,找到不一样点,然后再回头看看代码。

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