UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

取消
显示结果 
搜索替代 
您的意思是: 
Highlighted
Observer wanglin
Observer
216 次查看

VIVADO在配置DDR3的引脚约束时,找不到memory bank/byte planner?

我已经运行open synthesized design,打开tools的I/O plannning ,其下级选项并没有memory bank/byte planner。

捕获.JPG
捕获2.JPG
捕获3.JPG
0 项奖励
2 条回复
Moderator
Moderator
175 次查看

回复: VIVADO在配置DDR3的引脚约束时,找不到memory bank/byte planner?

Hi, wanglin , 无法复现你遇到的问题, 方便传出你的工程吗?
-------------------------------------------------------------------------
Don't forget to reply, kudo, and accept as solution.
-------------------------------------------------------------------------
0 项奖励
Community Manager
Community Manager
132 次查看

回复: VIVADO在配置DDR3的引脚约束时,找不到memory bank/byte planner?

@wanglin

 

使用的是什么器件?

如果是7系列的器件的话,在MIG的IP wizard中有memory bank的选择。所以生成IP以后已经固定了IO的位置。就不会有memory bank planner了。

 

如果是Ultrascale的器件的话,应该会有。

-------------------------------------------------------------------------------------------------
Don’t forget to reply, kudo, and accept as solution.
-------------------------------------------------------------------------------------------------
如果提供的信息能解决您的问题,请标记为“接受为解决方案”。
如果您认为帖子有帮助,请点击“奖励”。谢谢!
-------------------------------------------------------------------------------------------------
0 项奖励