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dbg_hub clk被接地

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我使用了在综合后setup debug添加了ila,使用添加IP的方式添加了vio,但是下载FPGA后发现没有任何可观测信号。打开综合后的网表发现dbg_hub的clk是接地的。请问这个dbg_hub的clk是在哪里设置的呢?为什么他是接地的?

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注册日期: ‎11-05-2010

可以试试这个命令:

connect_debug_port dbg_hub/clk [get_nets <clock_net_name>]

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Don't forget to reply, kudo, and accept as solution.
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注册日期: ‎11-05-2010

可以试试这个命令:

connect_debug_port dbg_hub/clk [get_nets <clock_net_name>]

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Don't forget to reply, kudo, and accept as solution.
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Xilinx Employee
Xilinx Employee
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注册日期: ‎02-28-2019

Hi @jony391 ,

除了Hong所说的,在set up debug中Net to debug应该可以选对应的时钟信号,您可以看一下您的设置。

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注册日期: ‎01-19-2020

Hi Yang,

在set up debug中列出的信号都选择了同一个时钟,但是没有看到dbg_hub的驱动时钟。但是按照hong的办法,我直接修改 了XCD文件,问题已经解决了。谢谢~

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注册日期: ‎01-19-2020

Hi Hong,

按照你的方法,我修改了XCD文件。

原文件写的是该信号接地了,不知道为什么会被写成这样。我把文件修改成 接到了目标时钟,问题已经解决了。

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