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problem of vivado timing constraints

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如题:

      请教大神们2个简单的问题,初识Vivado,有点迷惑。

     1,如附件所示,图中需要设置的tsu和th,是指FPGA芯片的建立/保持时间,还是外部芯片的建立/保持时间,该如何计算?

     2,在对输出信号进行时序约束的时候,set_output_delay max/min的定义是由板级延时Tdelay_pcb 、寄存器输出延时Tco及时钟抖动等参数来定义的(根据altera的官方定义得来的),但是芯片的器件手册一般给的都是信号的Tsetup 和Thold,如何将二者联系起来呢?

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Re: problem of vivado timing constraints

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  1,如附件所示,图中需要设置的tsu和th,是指FPGA芯片的建立/保持时间,还是外部芯片的建立/保持时间,该如何计算?

tsu和thd,指的是对端外部芯片datasheet里给出的参数。一般datasheet里直接就有这两个参数。如果没有,那么你可能要考虑重新选择模板(system synchronous还是source synchronous,center alligned 还是edge alligned),模板是依据接口上时钟跟数据传输的相对时序关系,结合外部芯片datasheet里给出的时序参数来确定的

     2,在对输出信号进行时序约束的时候,set_output_delay max/min的定义是由板级延时Tdelay_pcb 、寄存器输出延时Tco及时钟抖动等参数来定义的(根据altera的官方定义得来的),但是芯片的器件手册一般给的都是信号的Tsetup 和Thold,如何将二者联系起来呢?

我感觉你说反了,Tco是input delay时考虑的。output delay考虑的是外部芯片的要求(Tsetup 和Thold等)以及板级上的延时,而不是Tco。

关于input delay和output delay如何理解可以学习下下面的帖子:

https://forums.xilinx.com/t5/Vivado/Vivado%E4%BD%BF%E7%94%A8%E8%AF%AF%E5%8C%BA%E4%B8%8E%E8%BF%9B%E9%98%B6-XDC%E7%BA%A6%E6%9D%9F%E6%8A%80%E5%B7%A7-I-O%E7%AF%87-%E4%B8%8A/td-p/570774

https://forums.xilinx.com/t5/Vivado/Vivado%E4%BD%BF%E7%94%A8%E8%AF%AF%E5%8C%BA%E4%B8%8E%E8%BF%9B%E9%98%B6-XDC%E7%BA%A6%E6%9D%9F%E6%8A%80%E5%B7%A7-I-O%E7%AF%87-%E4%B8%8B/td-p/571039

另外我们有专门的中文论坛,你的这个帖子我们会移到中文论坛去,以后可以在那里交流。

-vivian

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Xilinx Employee
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注册日期: ‎05-15-2008

Re: problem of vivado timing constraints

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  1,如附件所示,图中需要设置的tsu和th,是指FPGA芯片的建立/保持时间,还是外部芯片的建立/保持时间,该如何计算?

tsu和thd,指的是对端外部芯片datasheet里给出的参数。一般datasheet里直接就有这两个参数。如果没有,那么你可能要考虑重新选择模板(system synchronous还是source synchronous,center alligned 还是edge alligned),模板是依据接口上时钟跟数据传输的相对时序关系,结合外部芯片datasheet里给出的时序参数来确定的

     2,在对输出信号进行时序约束的时候,set_output_delay max/min的定义是由板级延时Tdelay_pcb 、寄存器输出延时Tco及时钟抖动等参数来定义的(根据altera的官方定义得来的),但是芯片的器件手册一般给的都是信号的Tsetup 和Thold,如何将二者联系起来呢?

我感觉你说反了,Tco是input delay时考虑的。output delay考虑的是外部芯片的要求(Tsetup 和Thold等)以及板级上的延时,而不是Tco。

关于input delay和output delay如何理解可以学习下下面的帖子:

https://forums.xilinx.com/t5/Vivado/Vivado%E4%BD%BF%E7%94%A8%E8%AF%AF%E5%8C%BA%E4%B8%8E%E8%BF%9B%E9%98%B6-XDC%E7%BA%A6%E6%9D%9F%E6%8A%80%E5%B7%A7-I-O%E7%AF%87-%E4%B8%8A/td-p/570774

https://forums.xilinx.com/t5/Vivado/Vivado%E4%BD%BF%E7%94%A8%E8%AF%AF%E5%8C%BA%E4%B8%8E%E8%BF%9B%E9%98%B6-XDC%E7%BA%A6%E6%9D%9F%E6%8A%80%E5%B7%A7-I-O%E7%AF%87-%E4%B8%8B/td-p/571039

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-vivian

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Re: problem of vivado timing constraints

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谢谢您的指点。

追问一下:是否set_input_delay 和set_output_delay 都需要设置虚拟时钟?或者说set_output_delay的约束设置也可以参照create_generated_clock,而set_input_delay就必需要设置一个虚拟时钟?

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Xilinx Employee
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Re: problem of vivado timing constraints

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Hi 421119147@qq.com ,

不是必须,大多数情况下设计使用输入时钟即可,但是也有几种例外,具体可以参考:https://china.xilinx.com/support/documentation/sw_manuals/xilinx2019_1/ug903-vivado-using-constraints.pdfpage84。

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Moderator
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Re: problem of vivado timing constraints

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Hi, 421119147@qq.com ,

一般来说set_input_delay 不是一定要用虚拟时钟,你可以参考language Template:

Tools -> Language Template -> XDC -> Timing Constraints -> Input Delay Constraints

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Xilinx Employee
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Re: problem of vivado timing constraints

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在上游器件(input delay path的startpoint)所用时钟跟FPGA输入接口所使用时钟为不相干的异步时钟的时候,才需要使用虚拟时钟。

大多数情况下,这两者的时钟的相位关系是已知的。特别是使用我们的input delay的模板的时候,一般使用的是FPGA管脚上输入的时钟。

-vivian 

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