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set_input_delay使用问题

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你好!在使用set_input_delay遇到以下几个问题不太明确,请帮忙看一下:

1、同一个port,input delay对应的时钟是一个频率变化的时钟,请问set_input_delay XX -add 是这么用么?

2、怎么选择trce_dly_min 和 trce_dly_max的值?tco_min+trce_dly_min > hold_time 或者 tco_max+trce_dly_max < Tclk - setup_time ,这么理解对吗?

3、使用该语句的时候,时钟有system和source ,这两个什么区别呢?

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1、同一个port,input delay对应的时钟是一个频率变化的时钟,请问set_input_delay XX -add 是这么用么?

   当对同一个Port的不同触发沿(上升,下降)加约束时,-add 能使两个约束同时存在,否则前一个会被覆盖

2、怎么选择trce_dly_min 和 trce_dly_max的值?tco_min+trce_dly_min > hold_time 或者 tco_max+trce_dly_max < Tclk - setup_time ,这么理解对吗?

    这些值是板上实际的一信息决定的. (对FPGA来说都是芯片之外的信息)

3、使用该语句的时候,时钟有system和source ,这两个什么区别呢?

   本质上就是提供时钟和数据的关系,按照Template 收集信息即可

 

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1、同一个port,input delay对应的时钟是一个频率变化的时钟,请问set_input_delay XX -add 是这么用么?

   当对同一个Port的不同触发沿(上升,下降)加约束时,-add 能使两个约束同时存在,否则前一个会被覆盖

2、怎么选择trce_dly_min 和 trce_dly_max的值?tco_min+trce_dly_min > hold_time 或者 tco_max+trce_dly_max < Tclk - setup_time ,这么理解对吗?

    这些值是板上实际的一信息决定的. (对FPGA来说都是芯片之外的信息)

3、使用该语句的时候,时钟有system和source ,这两个什么区别呢?

   本质上就是提供时钟和数据的关系,按照Template 收集信息即可

 

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Xilinx Employee
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时钟是有几种频率的可能?如果是这种情况是用create_clock -add去添加几种可能的频率,set_input_delay的-add跟时钟频率没关系

-vivian

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1、create_clock -add这个我使用了,然后,set_input_delay -clock clk0 XX ,set_input_delay -clock clk1 XX -add,是这样约束么?
2、使用了set_input_delay,是给vivado提供时序分析的模型还是会对实际信号产生物理延迟?那如果外部的器件时钟和数据,由于某些原因造成时序相位关系改变,在FPGA内数据采样出现错误了,需要怎么修正时序关系或者怎么约束?
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1.  例子

set_input_delay -clock $input_clock -max [expr $trco_max + $trce_dly_max] [get_ports $input_ports];
set_input_delay -clock $input_clock -min [expr $trco_min + $trce_dly_min] [get_ports $input_ports];
set_input_delay -clock $input_clock -max [expr $tfco_max + $trce_dly_max] [get_ports $input_ports] -clock_fall -add_delay;
set_input_delay -clock $input_clock -min [expr $tfco_min + $trce_dly_min] [get_ports $input_ports] -clock_fall -add_delay;

2. set_input_delay 是报告性质的约束,可以根据已有的时序报告的结果来调节器件内data和clock的相位

  Ex: 1. MMCM 的phase shift  

        2. Iodelay 用来调节端口时钟/数据信号的延迟

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input_clock在使用过程中变化,会有两种情况,用-add_delay 增加第二种吗?
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再问一下,对于inout类型的port怎么约束
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这个比较困难,同一套配置很难同时满足多种情况.

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注册日期: ‎11-05-2010

和input 的管脚的约束方式基本一致.

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